一种闪存的存储单元栅极制备方法技术

本发明专利技术公开了一种闪存的存储单元栅极制备方法，包括如下步骤：(1)于一具有浅沟槽隔离结构的半导体复合结构上依次形成栅介质层，浮动栅结构层，栅间介质层及控制栅结构层，并于控制栅结构层表面形成图案化光阻层；(2)根据图案化光阻层对控制栅结构层进行刻蚀，以去除部分控制栅结构层；(3)对控制栅结构层、栅间介质层及浮动栅结构层进行同步刻蚀，使浮动栅结构层有残留；(4)采用高选择比刻蚀工艺对残留的浮动栅结构层进行刻蚀，以完全浮动栅结构层。由于本发明专利技术采用的是对所述栅间介质层及所述浮动栅结构同步刻蚀方法，该刻蚀方法能有效减少浅槽隔离区的损失，工艺简单，节约生产时间，提高生产效率。

【技术实现步骤摘要】

本专利技术涉及一种半导体制造技术，尤其涉及。
技术介绍
闪存是现在市场上主要的非易失存储器装置，被广泛应用于手机、掌上电脑等数 码装备。 如图1所示，闪存的存储单元区的栅极由控制栅结构层1、栅间介质层2、浮动栅结 构层3、栅介质层4、硅衬底5、浅槽隔离区结构6构成。常规的控制栅极刻蚀方法为：先进 行控制栅结构层1的刻蚀，在接触到栅间介质层2时结束；接着将浮动栅结构层3之间的控 制栅结构层1去除；继续对栅介质层4和栅间介质层2刻蚀；最后刻蚀浮动栅结构层3。由 于浮动栅结构层3侧壁存在阶梯高度，该步骤需要足够多的时间来完全去除栅介质层4,这 会造成一定量的浅槽隔离损失，同时生产工艺复杂。 专利申请号为200510126274. 6的中国专利，公布了一种提高各向异性的多晶硅 刻蚀工艺，包括以下步骤：贯穿刻蚀、脉冲刻蚀、脉冲主刻蚀、过刻蚀。其中脉冲主刻蚀包括 具有第一射频脉冲功率、第一气体流量的第一工艺，该脉冲主刻蚀还包括具有第二射频源 脉冲功率、第二气体流量的第二工艺，其中第一工艺与第二工艺交替进行，在第二射频源脉 冲周期主要进行聚合物的生成和侧壁的保护；在第一射频源脉冲周期主要进行多晶硅纵向 刻蚀，该技术方案降低横向刻蚀速率，并且具有良好的纵向刻蚀速度，包装刻蚀速率和较大 的刻蚀面积。由此可知此方式刻蚀的过程中，第一工艺主要对多晶硅进行纵向刻蚀，第二工 艺主要进行聚合物的生成和侧壁的保护，第一工艺与第二工艺交替进行，提高了纵向的刻 蚀速率，降低了横向的刻蚀速率，并且使得等离子刻蚀过程中形成良好的各向异性的刻蚀 剖面，但是浮动栅结构层与浅沟槽隔离结构是经过一次刻蚀成型，实际上浮动栅结构层与 浅沟槽隔离结构之间存在一个阶梯高度，采用此种方式制作的控制栅极，会对浅槽隔离区 或者浮动栅层造成损失，或者浅槽隔离区与浮动栅层同时造成损失。 专利申请号为200310108277的中国专利，公开了一种用于制造闪烁存储器控制 栅堆积结构形成工艺的改进方法，其特征在于在闪烁存储器前道工艺集成制造过程中，在 浮动形成之后，控制栅形成之前，采用如下工序： (1)进行第二次隧道栅氧化预清洗；（2)进行第二次隧道栅氧化，形成SI02/HT0/ SI02三层结构；（3)淀积多晶硅及其掺杂；（4)淀积硅化钨薄膜；（5)进行常规光刻工序，其 步骤如下：(a)涂覆有机抗反射层；(b)涂覆光刻胶；(c)曝光即显影；(6)干法刻蚀，其步骤 如下：(a)进行一步干法刻蚀，其步骤如下：首先进行有机抗反射层的刻蚀，接着进行硅化 钨和多晶硅膜刻蚀；(b)湿法剥离去除光刻胶。 采用此种方法生产制造的闪烁存储器控制栅具有的优点是减少了工艺复杂性，降 低了生产成本，缩短工艺流程和生产时间，即提高了生产量，非常好的工艺稳定性；得到了 更好的控制栅堆积结构形貌，从而提高了成品率和可靠性。可见该改进方法采用的仍然是 常规的光刻工序以及干法刻蚀，同样会因为浮动栅结构层与浅沟槽隔离结构之间的阶梯高 度，对浅槽隔离区或者浮动栅层造成损失，或者浅槽隔离区与浮动栅层同时造成损失。对后 续工艺有不利影响，并最终影响半导体器件的性能和可靠性。
技术实现思路
本专利技术要解决的技术问题在于，针对现有技术的上述缺陷，提供一种工艺简单、浅 槽隔离区损失小的闪存的存储单元栅极的制备方法，提高集成电路性能。 本专利技术解决技术问题所采用的技术方案如下： ，包括如下步骤： 步骤一，于一具有浅沟槽隔离结构的半导体复合结构上依次形成栅介质层，浮动 栅结构层，栅间介质层及控制栅结构层，并于所述控制栅结构层表面形成图案化光阻层； 步骤二，根据所述图案化光阻层对所述控制栅结构层进行刻蚀，以去除所述光阻 层暴露区域内的位于所述浮动栅结构层上方的控制栅结构层，并使所述浅沟槽隔离结构上 方的控制栅结构层有残留； 步骤三，对所述控制栅结构层（1)、所述栅间介质层及所述浮动栅结构层进行同步 刻蚀，以完全去除所述光阻层暴露区域内的所述浅沟槽隔离结构上方残留的所述控制栅结 构层，以及完全去除所述光阻层暴露区域内的所述浮动栅结构层顶部、所述浮动栅结构层 两侧的栅间介质层，以及完全去除所述光阻层暴露区域内的所述浅沟槽隔离结构顶部的栅 介质层，以及去除所述光阻层暴露区域内一定厚度的所述浮动栅结构层，并使所述浮动栅 结构层有残留； 步骤四，采用高选择比刻蚀工艺对所述光阻层暴露区域内的残留的所述浮动栅结 构层进行刻蚀，以完全去除所述光阻层暴露区域内的浮动栅结构层，且所述浅沟槽隔离结 构的表面不被刻蚀 作为进一步优选实施方式，本专利技术所述步骤二的刻蚀时间为2S-5S，使得所述浅沟 槽隔离结构上方的控制栅结构层的残留余量范围为400A-600八。 作为进一步优选实施方式，本专利技术所述步骤三的刻蚀时间为25s-35s，刻蚀温度为 40°C-60°C，使得所述浮动栅结构层的残留余量范围为200A-300A。 作为进一步优选实施方式，本专利技术在所述步骤一中，所述栅介质层的材料为氧化 硅，所述浮动栅结构层的材料为多晶硅，所述栅间介质层的材料为氧化硅或氮化硅，所述控 制栅结构层的材料为多晶硅。 作为进一步优选实施方式，本专利技术在所述步骤三中，所述同步刻蚀采用具有各向 异性刻蚀能力的等离子刻蚀工艺。 作为进一步优选实施方式，本专利技术所述等离子刻蚀工艺对多晶硅、氧化硅、氮化硅 的选择比为1:1:1。 作为进一步优选实施方式，本专利技术所述等离子刻蚀工艺的等离子源功率为 600W-900W，偏压设置范围为80V-150V，刻蚀气压范围为3-8MT，气体为CF4,气体流量为 100sccm〇 作为进一步优选实施方式，本专利技术所述步骤四的刻蚀时间的范围为20S-30S，刻蚀 速率的范围为600人/min-1000/(/minQ 作为进一步优选实施方式，本专利技术在所述步骤四中，所述高选择比刻蚀工艺采用 的是fffir与02的混合气体，所述高选择比刻蚀工艺对多晶娃和氧化娃的选择比为100 :1。 作为进一步优选实施方式，本专利技术所述HBr与02的混合气体的体积比为100:1。 上述技术方案具有如下优点或有益效果： (1)由于本专利技术采用的刻蚀方式是对所述栅间介质层及所述浮动栅结构进行同步 刻蚀方法，该刻蚀方法能有有效减少浅槽隔离区的损失，有益于后续工艺，并最终提高半导 体器件的性能和可靠性。同时使用该方法，工艺简单，节约生产时间，提高生产效率。 (2)由于所述同步刻蚀采用具有各向异性刻蚀能力的等离子刻蚀工艺。能够对图 形精确控制，刻蚀成形效果好。【附图说明】 参考所附附图，以更加充分的描述本专利技术的实施例。然而，所附附图仅用于说明和 阐述，并不构成对本专利技术范围的限制。 图1是现有技术中控制栅极的刻蚀工艺流程图； 图2(a)是本专利技术步骤一的结构示意图； 图2(b)是本专利技术经过步骤二处理后的结构示意图； 图2(c)是本专利技术经过步骤三处理后的结构示意图； 图2(d)是本专利技术经过步骤四处理后的结构示意图。【具体实施方式】 本专利技术提供，可应用于技术节点为45/40nm的 工艺中；可应用于Flash技术平台中。 本专利技术的核心思想是通过将对栅间介质层及浮动栅结构进行同步刻蚀方法，该刻 蚀方法能有有效减少浅槽隔离区的损失，有益于后续工艺，并最终提高半导体器件的性能 和可靠本文档来自技高网...

【技术保护点】
一种闪存的存储单元栅极制备方法，其特征在于，包括如下步骤：步骤一，于一具有浅沟槽隔离结构(6)的半导体复合结构上依次形成栅介质层(4)，浮动栅结构层(3)，栅间介质层(2)及控制栅结构层(1)，并于所述控制栅结构层(1)表面形成图案化光阻层；步骤二，根据所述图案化光阻层对所述控制栅结构层(1)进行刻蚀，以去除所述光阻层暴露区域内的位于所述浮动栅结构层(3)上方的控制栅结构层(1)，并使所述浅沟槽隔离结构(6)上方的控制栅结构层(1)有残留；步骤三，对所述控制栅结构层(1)、所述栅间介质层(2)及所述浮动栅结构层(3)进行同步刻蚀，以完全去除所述光阻层暴露区域内的所述浅沟槽隔离结构(6)上方残留的所述控制栅结构层(1)，以及完全去除所述光阻层暴露区域内的所述浮动栅结构层(3)顶部、所述浮动栅结构层(3)两侧的栅间介质层(2)，以及完全去除所述光阻层暴露区域内的所述浅沟槽隔离结构(6)顶部的栅介质层(4)，以及去除所述光阻层暴露区域内一定厚度的所述浮动栅结构层(3)，并使所述浮动栅结构层(3)有残留；步骤四，采用高选择比刻蚀工艺对所述光阻层暴露区域内的残留的所述浮动栅结构层(3)进行刻蚀，以完全去除所述光阻层暴露区域内的浮动栅结构层(3)，且所述浅沟槽隔离结构(6)的表面不被刻蚀。...

【技术特征摘要】

【专利技术属性】
技术研发人员：秦伟，高慧慧，杨渝书，
申请(专利权)人：上海华力微电子有限公司，
类型：发明
国别省市：上海;31