本发明专利技术公开一种半导体结构，包括一堆叠电容结构。堆叠电容结构包括一第一内金属层、一第一绝缘层、一第二内金属层、一第二绝缘层及一第三内金属层。第一内金属层包括一第一衬垫区邻近第一内金属层的一边缘。第一绝缘层设置于第一内金属层上且暴露第一衬垫区。第二内金属层设置于第一绝缘层上，第二内金属层包括一第二衬垫区邻近第二内金属层的一边缘。第二绝缘层设置于第二内金属层上且暴露第二衬垫区。第一衬垫区与第二衬垫区具有多个衬垫。第三内金属层覆盖第二内金属层，且包括至少一第一狭缝区。第一狭缝区对应于第二衬垫区，使第二衬垫区上的衬垫裸露。
【技术实现步骤摘要】
本专利技术涉及一种半导体结构，且特别是涉及一种具有多层堆叠电容结构的半导体结构。
技术介绍
一般来说，现今的半导体结构可达到具有大约7?lOfF/μπι2的电容密度(capacitance density)。然而，随着半导体产业的发展,对于半导体的电容密度的要求逐渐增加，希望能够达到至少16fF/ μ m2的电容密度。受限于制作工艺机台与成本等因素，同时需兼顾半导体的尺寸朝向轻薄短小的趋势，发展出一种堆叠式的电容结构，以在现有的制作工艺中制造出具有更高电容密度的半导体结构。
技术实现思路
本专利技术的目的在于提供一种半导体结构，通过简单的制造程序完成的多层堆叠电容结构，能有效增加半导体的电容密度。为达上述目的，根据本专利技术的一方面，提出一种半导体结构，包括一堆叠电容结构。堆叠电容结构包括一第一内金属层、一第一绝缘层、一第二内金属层、一第二绝缘层以及一第三内金属层。第一内金属层包括一第一衬垫区邻近第一内金属层的一边缘，第一衬垫区具有多个衬垫。第一绝缘层设置于第一内金属层上且暴露第一衬垫区。第二内金属层设置于第一绝缘层上，第二内金属层包括一第二衬垫区邻近第二内金属层的一边缘，第二衬垫区具有多个衬垫。第二绝缘层设置于第二内金属层上且暴露第二衬垫区。第三内金属层覆盖第二内金属层，第三内金属层包括至少一第一狭缝区，第一狭缝区对应于第二衬垫区，使第二衬垫区上的衬垫裸露。根据本专利技术的另一方面，提出一种半导体结构，包括一堆叠电容结构。堆叠电容结构包括一第一内金属层、一第一绝缘层、一第二内金属层、一第二绝缘层、一第三内金属层、一第三绝缘层以及一第四内金属层。第一内金属层包括一第一衬垫区邻近第一内金属层的一边缘，第一衬垫区具有多个衬垫。第一绝缘层设置于第一内金属层上且暴露第一衬垫区。第二内金属层设置于第一绝缘层上，第二内金属层包括一第二衬垫区邻近第二内金属层的一边缘，第二衬垫区具有多个衬垫。第二绝缘层设置于第二内金属层上且暴露第二衬垫区。第三内金属层，设置于第二绝缘层上，第三内金属层包括一第三衬垫区与至少一第一狭缝区，第三衬垫区邻近第三内金属层的一边缘，第一狭缝区对应于第一衬垫区或第二衬垫区，使第一衬垫区或第二衬垫区上的衬垫裸露。第三绝缘层设置于第三内金属层上且暴露第三衬垫区。第四内金属层设置于第三绝缘层上。为让本专利技术的上述内容能更明显易懂，下文特举实施例，并配合所附的附图，作详细说明如下:【附图说明】图1为本专利技术一实施例的半导体结构的局部剖面示意图；图2为本专利技术一实施例的半导体结构的局部剖面示意图；图3A为本专利技术一实施例的半导体结构的局部剖面(X-Z平面)示意图；图3B为本专利技术一实施例的半导体结构的俯视(X-Y平面)透视图；图3C为本专利技术另一实施例的半导体结构的俯视(X-Y平面)透视图；图4A为本专利技术一实施例的半导体结构的局部剖面(X-Z平面)示意图；图4B为本专利技术一实施例的半导体结构的俯视(X-Y平面)透视图；图4C?图4E为本专利技术其他实施例的半导体结构的俯视(X-Y平面)透视图；主要元件符号说明100、200、300、301、400、401、402、403:半导体结构10、20、30、40:堆叠电容结构11、21、31、41:第一内金属层12、22、32、42:第二内金属层13、23、33、43:第三内金属层24、42:第四内金属层71:第一绝缘层72:第二绝缘层73:第三绝缘层81:第一介电结构82:第二介电结构311、321、331、411、421、431、441:衬垫332,432:第一狭缝区322,442:第二狭缝区422:第三狭缝区E1、E2:平面H2:第二灌孔的高度H3:第三灌孔的高度L2:第二内金属层的宽度L3:第三内金属层的宽度Ml:第一外金属层M2:第二外金属层V1:第一灌孔V2:第二灌孔V3:第三灌孔V4:第四灌孔X、Y、Z:座标轴【具体实施方式】以下参照所附的附图详细叙述本专利技术的实施例。附图中相同的标号用以标示相同或类似的部分。需注意的是，附图已简化以利清楚说明实施例的内容，附图上的尺寸比例并非按照实际产品等比例绘制，因此并非作为限缩本专利技术保护范围之用。图1绘示本专利技术一实施例的半导体结构100的局部剖面示意图。如图所示，半导体结构100包括一堆叠电容结构10，堆叠电容结构10包括一第一内金属层11、一第一绝缘层71、一第二内金属层12、一第二绝缘层72以及一第三内金属层13。在本实施例中，第一内金属层11、第二内金属层12与第三内金属层13分别包括一第一衬垫区、一第二衬垫区与一第三衬垫区，这些衬垫区分别对应图中的灌孔V1、V2与V3的底部的位置，且具有多个衬垫(未绘示)。此外，第一绝缘层71夹设于第一内金属层11与第二内金属层12之间，第二绝缘层72夹设于第二内金属层12与第三内金属层13之间。第一绝缘层71与第二绝缘层72用以使第一内金属层11、第二内金属层12与第三内金属层13彼此电性隔绝。本专利技术实施例的半导体结构100还包括一第一外金属层Ml、一第二外金属层M2及一第一介电结构81与一第二介电结构82。第二外金属层M2面对第一外金属层Ml。第一介电结构81与第二介电结构82设置于第一外金属层Ml与第二外金属层M2之间。此外，堆叠电容结构10设置于第一介电结81构与第二介电结构82之间。在本实施例中，第二内金属层12并未覆盖第一衬垫区，第三内金属层13并未覆盖第二衬垫区。此外，第一绝缘区71与第二绝缘区72为图案化，使得第一衬垫区与第二衬垫区裸露。也就是说，本实施例的半导体结构100可通过一第一灌孔VI连接第一衬垫区的衬垫与第二外金属层M2，通过一第二灌孔V2连接第二衬垫区的衬垫与第二外金属层M2，通过一第三灌孔V3连接第三衬垫区的衬垫与第二外金属层M2。图2绘示本专利技术一实施例的半导体结构200的局部剖面示意图。如图所示，半导体结构200包括一堆叠电容结构20，堆叠电容结构20类似于图1中的堆叠电容结构10，包括一第一内金属层21、一第一绝缘层71、一第二内金属层22、一第二绝缘层72以及一第三内金属层33，堆叠电容结构20还包括一第三绝缘层73以及一第四内金属层24。第四内金属层24包括一第四衬垫区，对应图中的灌孔V4的底部的位置，且具有多个衬垫(未绘示)。第三绝缘层73夹设于第三内金属层23与第四内金属层24之间。其余类似的部分，在此不多加赘述。类似地，在本实施例中，第四内金属层24并未覆盖第三衬垫区，且第三绝缘区73为图案化，使得第三衬垫区裸露。也就是说，本实施例的半导体结构200可通过一第一灌孔VI连接第一衬垫区的衬垫与第二外金属层M2，通过一第二灌孔V2连接第二衬垫区的衬垫与第二外金属层M2，通过一第三灌孔V3连接第三衬垫区的衬垫与第二外金属层M2，通过一第四灌孔V4连接第三衬垫区的衬垫与第二外金属层M2。图3A绘示本专利技术一实施例的半导体结构300的局部剖面(X-Z平面)示意图。图3B绘示本专利技术一实施例的半导体结构300的俯视(X-Y平面)透视图。要注意的是，为了便于说明，图3B中省略绝缘层的结构，此外，不同内金属层在图3B中以不同的线段绘示。如图3A、图3B所示，半导体结构300包括一堆叠电容结构30，堆叠电容结构30包括一第一内金属层31、一第一绝缘层71、一第本文档来自技高网...
【技术保护点】
一种半导体结构，包括：堆叠电容结构，包括：第一内金属层，包括第一衬垫区，邻近该第一内金属层的一边缘，该第一衬垫区具有多个衬垫；第一绝缘层，设置于该第一内金属层上且暴露该第一衬垫区；第二内金属层，设置于该第一绝缘层上，该第二内金属层包括一第二衬垫区邻近该第二内金属层的一边缘，该第二衬垫区具有多个衬垫；第二绝缘层，设置于该第二内金属层上且暴露该第二衬垫区；以及第三内金属层，覆盖该第二内金属层，该第三内金属层包括至少一第一狭缝区，该第一狭缝区对应于该第二衬垫区，使该第二衬垫区上的衬垫裸露。
【技术特征摘要】
【专利技术属性】
技术研发人员：周志飚，吴少慧，古其发，
申请(专利权)人：联华电子股份有限公司，
类型：发明
国别省市：中国台湾;71
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