半导体结构制造技术

本发明专利技术公开了一种降低接触电阻的半导体结构，至少包括基板、埋入式字线、隔离层、多晶硅间隙壁以及接触窗插塞。基板内具有数个沟道。埋入式字线则位于沟道内，其中埋入式字线的顶面低于基板的表面一第一距离。隔离层位于埋入式字线上且其顶面低于基板的表面一第二距离。多晶硅间隙壁则位在隔离层上的沟道的侧壁，以与基板直接接触。接触窗插塞可通过上述多晶硅间隙壁增加与基板的接触面积，进而降低基板与接触窗插塞之间的阻值。本发明专利技术能增加基板与接触窗插塞间的接触面积，并藉此降低两者之间的接触电阻。

【技术实现步骤摘要】

本专利技术涉及一种半导体结构，且特别涉及一种降低接触电阻的半导体结构。
技术介绍
动态随机存取存储器在随着元件发展到纳米世代后，面临到的困难愈来愈多，譬如随着接触面积减小，元件电流也逐渐变小。尤其是当电容器接触窗的位置稍有偏移，而减少与元件有源区(AA)的接触面积时，问题将会更加恶化。目前改善的方式是采用线型接触窗结构；也就是将电容器接触窗改采用线型结构，来增加接触面积。然而，如此一来就需要额外的储存节点结构来连接线型接触窗结构，并且因为制作线型接触窗结构期间，需要在化学机械抛光(CMP)制造工艺时去除较多的导电材料，所以容易对外围元件造成损害。
技术实现思路
本专利技术提供一种半导体结构，可降低基板与接触窗插塞之间的阻值，并避免线型接触窗结构所导致的问题发生。本专利技术的半导体结构至少包括具有数个沟道的基板、位于沟道内的埋入式字线、位于埋入式字线上的隔离层、多晶硅间隙壁以及接触窗插塞，其中上述沟道之间有基板露出。埋入式字线的顶面低于基板的表面一第一距离、隔离层的顶面低于基板的表面一第二距离。多晶硅间隙壁则位在隔离层上的沟道的侧壁，以与基板直接接触。接触窗插塞位在基板上并分别与多晶硅间隙壁与基板电性相连。在本专利技术的一实施例中，上述接触窗插塞包括电容器接触窗插塞。在本专利技术的一实施例中，上述第二距离小于所述隔离层的厚度。在本专利技术的一实施例中，上述每一多晶硅间隙壁的厚度为5nm～15nm之间。在本专利技术的一实施例中，上述半导体结构还可包括基板与埋入式字线之间的一绝缘层。在本专利技术的一实施例中，上述半导体结构还可包括位于多晶硅间隙壁的表面的金属硅化物层，并与接触窗插塞直接接触。所述金属硅化物层包括硅化钴层、硅化镍层或硅化钛层。在本专利技术的一实施例中，上述半导体结构还可包括位在基板上并横跨埋入式字线的位线。在本专利技术的一实施例中，上述半导体结构还可包括位于位线的表面的金属硅化物层，其中所述金属硅化物层包括硅化钴层、硅化镍层或硅化钛层。基于上述，本专利技术的结构通过多晶硅间隙壁(与金属硅化物层)，来增加接触窗插塞与基板的接触面积，所以可降低基板与接触窗插塞之间的阻值，维持阵列元件的电流量。另外，本专利技术使用的是孔型接触窗，所以不会面临目前线型接触窗的问题。为让本专利技术的上述特征和优点能更明显易懂，下文特举实施例，并配合附图作详细说明如下。附图说明图1A是依照本专利技术的第一实施例的一种半导体结构的剖面示意图。图1B是依照本专利技术的第二实施例的一种半导体结构的剖面示意图。图2A至图2E是依照本专利技术的第三实施例的一种半导体结构的制造流程剖面图。图3A至图3C是依照本专利技术的第四实施例的一种半导体结构的制造流程剖面图。图4A是图3A的半导体结构的俯视示意图。图4B是图3C的半导体结构的俯视示意图。其中，附图标记说明如下：100、200：基板100a、200a、220a：表面102、216：埋入式字线102a、104a、218a：顶面104、218：隔离层106、220：多晶硅间隙壁108、226、310：接触窗插塞110、208：沟道112、230：区域114、212：阻挡层116、222、306：介电层118：绝缘层120、206a：硬掩膜122、202：沟道隔离结构124、304：金属硅化物层204：高密度等离子体氧化层206b：多晶硅掩膜210：氧化硅层214、300：金属层224、308：接触窗洞302：氮化硅顶盖层400：位线CA：接触面积d1：第一距离d2：第二距离t1、t2：厚度具体实施方式图1A是依照本专利技术的第一实施例的一种半导体结构的剖面示意图。请参照图1A，本实施例的半导体结构至少包括基板100、埋入式字线102、位于埋入式字线102上的隔离层104、多晶硅间隙壁106以及接触窗插塞108，所述隔离层104例如是SiN。在基板100中有多个沟道110，且于沟道110之间的区域112暴露出来。埋入式字线102是位在沟道110内，且其顶面102a低于基板100的表面100a第一距离d1，如80nm～100nm之间。另外，埋入式字线102与沟道110之间可设一层阻挡层114，如Ti/TiN。隔离层104同样位在沟道110内，且隔离层104的顶面104a低于基板100的表面100a第二距离d2，如30nm～40nm之间。在一实施例中，第二距离d2小于隔离层104的厚度t1，但本专利技术并不限于此。至于多晶硅间隙壁106是位在隔离层104上的沟道110的侧壁，以与接触窗插塞108直接接触。在另一实施例中，多晶硅间隙壁106的厚度t2例如约5nm～15nm之间，但本专利技术并不限于此。接触窗插塞108位在基板100上并分别与多晶硅间隙壁106与基板的区域112电性相连，且接触窗插塞108一般是位在介电层116内。另外，基板100与每一埋入式字线102之间可设置绝缘层118，以降低埋入式字线102之间的干扰。而在沟道110之间的基板100上可设有硬掩膜120，其为制作沟道110时所用的蚀刻掩膜(mask)，可保留下来做为半导体结构的一部分，但本专利技术并不限于此；也就是说，这层硬掩膜120也可在形成多晶硅间隙壁106后移除。而且，硬掩膜120例如是SiN层。在图1A中，有一个沟道隔离结构122位在其中两个埋入式字线102之间，以分隔基板100成为至少两个有源区，但本专利技术并不限于此；换句话说，基板100内可设置其他隔离结构或者不设隔离结构。在一实施例中，如果上述半导体结构应用于动态随机存取存储器，则接触窗插塞108可为电容器接触窗插塞。图1B是依照本专利技术的第二实施例的一种半导体结构的剖面示意图，其中使用与第一实施例相同的元件符号来代表相同或相似的构件。请参照图1B，本实施例中的半导体结构除了基板100、埋入式字线102、隔离层104、多晶硅间隙壁106以及接触窗插塞108，还有一层位于多晶硅间隙壁106的表面106a的金属硅化物层124，并与接触窗插塞108直接接触。其中，金属硅化物层124例如硅化钴层、硅化镍层或硅化钛层，可进一步降低基板的区域112与接触窗插塞108之间的接触电阻(contactresistance)。关于本专利技术的结构的制作，可参照以下制造流程，但本专利技术并不限于此。本文档来自技高网...

【技术保护点】
一种半导体结构，包括：一基板，具有多数个沟道；多数个埋入式字线，位在所述基板的所述沟道内，且所述埋入式字线的顶面低于所述基板的表面一第一距离；多数个隔离层，分别位于所述埋入式字线上的所述沟道内，且所述隔离层的顶面低于所述基板的表面一第二距离；多数个多晶硅间隙壁，位在所述隔离层上的所述沟道的侧壁，以与所述基板直接接触；以及多数个接触窗插塞，位在所述基板上并分别与所述多晶硅间隙壁与所述基板电性相连。

【技术特征摘要】
1.一种半导体结构，包括：
一基板，具有多数个沟道；
多数个埋入式字线，位在所述基板的所述沟道内，且所述埋入式字线的
顶面低于所述基板的表面一第一距离；
多数个隔离层，分别位于所述埋入式字线上的所述沟道内，且所述隔离
层的顶面低于所述基板的表面一第二距离；
多数个多晶硅间隙壁，位在所述隔离层上的所述沟道的侧壁，以与所述
基板直接接触；以及
多数个接触窗插塞，位在所述基板上并分别与所述多晶硅间隙壁与所述
基板电性相连。
2.如权利要求1所述的半导体结构，其中所述接触窗插塞包括电容器接
触窗插塞。
3.如权利要求1所述的半导体结构，其中所述第二距离小于所述隔离层
的厚度。
4.如权利要求1所述的半导体结构，其中每一所述多...

【专利技术属性】
技术研发人员：朴哲秀，江明崇，
申请(专利权)人：华邦电子股份有限公司，
类型：发明
国别省市：中国台湾;71