半导体结构制造技术

本实用新型专利技术提供一种半导体结构，包括半导体衬底、体区、漂移区、沟道区、隔离区、栅极结构、源区以及漏区。体区位于半导体衬底内；漂移区位于体区内，漂移区的掺杂类型与体区的掺杂类型相反；沟道区位于体区内，沟道区部分向漂移区所在的方向延伸，形成至少一个沟道延伸区，至少一个沟道延伸区与漂移区之间形成交叉指状分布，沟道区的掺杂类型与体区的掺杂类型相同；隔离区位于漂移区内，至少一个沟道延伸区的端部位于隔离区的下方；栅极结构位于半导体衬底的表面；源区位于栅极结构一侧的沟道区内；漏区位于漂移区内且位于隔离区远离沟道区的一侧。

【技术实现步骤摘要】

本技术涉及半导体制造领域，且特别涉及一种半导体结构。
技术介绍
横向双扩散金属氧化物半导体(LDMOS)器件是一种轻掺杂的MOS器件，与CMOS工艺具有非常好的兼容性，并具有良好的热稳定性和频率稳定性、高的增益和耐久性、低的反馈电容和电阻，广泛应用于射频电路。在B⑶工艺中通常需要漏端可承受高压的P型LDMOS器件。在现有技术中，常规的P型LDMOS器件的结构如图1和图2所示，包括:半导体衬底100，位于半导体衬底上的N阱101 ;位于N阱101内的沟道区102和漂移区103 ;位于漂移区103内的隔离区104 ;栅极105横跨沟道区102、N阱101以及漂移区103并部分覆盖隔离区104 ;漏区106位于漂移区103内，源区107位于沟道区102内。从图2中可得，该种结构的P型LDMOS漏端栅和隔离区交界的有源区表面电场较大，器件的击穿电压受限于漏端栅和隔离区交界的有源区表面电场，击穿电压较低。为提高P型LDMOS的击穿电压，目前的方法是通过在漏区额外注入一层与漂移区导电类型相反的注入区，该注入区可改变器件电荷分布及耗尽区，提高器件的击穿电压。但在制造工艺中，增加注入区的P型LDMOS需额外增加一层掩膜版，不仅增加了制造工艺，同时也大大增加了制造成本。
技术实现思路
本技术为了克服现有LDMOS器件击穿电压低的问题，提供一种具有高击穿电压的半导体结构。为了实现上述目的，本技术技术方案提供一种半导体结构，包括半导体衬底、体区、漂移区、沟道区、隔离区、栅极结构、源区以及漏区。体区位于半导体衬底内；漂移区位于体区内，漂移区的掺杂类型与体区的掺杂类型相反；沟道区位于体区内，沟道区部分向漂移区所在的方向延伸，形成至少一个沟道延伸区，至少一个沟道延伸区与漂移区之间形成交叉指状分布，沟道区的掺杂类型与体区的掺杂类型相同；隔离区位于漂移区内，至少一个沟道延伸区的端部位于隔离区的下方；栅极结构位于半导体衬底的表面；源区位于栅极结构一侧的沟道区内；漏区位于漂移区内且位于隔离区远离沟道区的一侧。于本技术一实施例中，至少一个沟道延伸区的形状为长条状的矩形或梯形。于本技术一实施例中，至少一个沟道延伸区与漂移区相接触。于本技术一实施例中，至少一个沟道延伸区与漂移区之间具有设定距离。于本技术一实施例中，当半导体结构为P型LDMOS时，体区的掺杂类型和沟道区的掺杂类型均为N型，漂移区的掺杂类型、源区的掺杂类型以及漏区的掺杂类型为P型；当半导体结构为N型LDMOS时，体区的掺杂类型和沟道区的掺杂类型均为P型，漂移区的掺杂类型、源区的掺杂类型以及漏区的掺杂类型为N型。于本技术一实施例中，隔离区为局部场氧隔离区或浅槽隔离区。于本技术一实施例中，沟道区的注入浓度大于漂移区的注入浓度，沟道区的注入浓度和漂移区的注入浓度均为117cnT3量级。与现有技术相比，本技术的技术方案具有以下优点:本技术提供的半导体结构，在体区内形成沟道区和漂移区，沟道区部分向漂移区所在的方向延伸，形成至少一个沟道延伸区。至少一个沟道延伸区与漂移区之间形成交叉指状分布。该设置使得本技术提供的半导体结构在体区和漂移区之间的纵向PN结形成耗尽区的同时，沟道延伸区和漂移区之间形成横向耗尽区，该横向耗尽区使得漏端栅和隔离区交界的有源区的表面电场得到降低，从而提高器件的击穿电压。进一步的，除沟道延伸区205外，本技术提供的半导体结构其它部分的结构与传统的P型LDMOS的结构相同，仍可保留传统P型LDMOS的电特性。此外，可设置沟道延伸区和漂移区接触，两者之间形成横向PN结，该横向PN结在较小反向偏压下即可实现横向耗尽。但由于体区和漂移区间的纵向PN结在纵向耗尽的同时也会沿横向耗尽，因此，在设计时可设置沟道延伸区和漂移区不直接接触，两者之间具有设定距离。当体区和漂移区间的纵向PN结在发生横向耗尽时进入沟道延伸区内，随着外加电压的增加，漂移区和沟道延伸区之间沿横向逐渐耗尽，同样可达到降低漏端栅和隔离区交界的有源区的表面电场的效果。为便于器件的生产及符合设计规则，设置沟道延伸区的形状为长条状的矩形或梯形。为让本技术的上述和其它目的、特征和优点能更明显易懂，下文特举较佳实施例，并配合附图，作详细说明如下。【附图说明】图1所示为现有P型LDMOS器件的结构示意图。图2所示为图1中P型LDMOS器件沿AA’线的剖面结构示意图。图3至图9所示为本技术一实施例提供的半导体结构的形成过程的结构示意图。图10所示为本技术一实施例提供的半导体结构的结构示意图。【具体实施方式】请参考图1和图2，其中图2是图1沿AA’线的剖面示意图。现有的P型LDMOS器件的制作中，由于漏端栅和隔离区交界的有源区具有较大的表面电场，该表面电场限制了 P型LDMOS器件击穿电压。专利技术人经研宄发现，通过降低漏端栅和隔离区交界的有源区的表面电场可有效提高LDMOS器件的击穿电压。为此，本技术提供一种半导体结构，通过在体区内形成交叉指状分布的沟道区和漂移区，沟道区上的沟道延伸区和漂移区之间形成横向耗尽。该横向耗尽在栅极结构的长度方向扩展至整个漏端栅和隔离区交界的有源区，该设置可有效降低漏端栅和隔离区交界的有源区的表面电场，从而达到提高半导体结构击穿电压的效果。以下结合附图对本技术的具体实施例作详细的说明。在详述本技术实施例时，为便于说明，示意图会不依一般比例作局部放大，而且所述示意图只是示例，其在此不应限制本技术的保护范围。此外，在实际制作中应包含长度、宽度及深度的三维空间尺寸。本实施例提供的半导体结构包括半导体衬底200、体区201、隔离区202、沟道区203、漂移区204、栅极结构206、源区209和漏区210。体区201位于半导体衬底200内。漂移区204位于体区201内，漂移区204的掺杂类型与所述体区的掺杂类型相反。沟道区203位于体区201内，沟道区203部分向漂移区204所在的方向延伸，形成至少一个沟道延伸区205，至少一个沟道延伸区205与漂移区204之间形成交叉指状分布，沟道区203的掺杂类型与体区201的掺杂类型相同。隔离区202位于漂移区204内，至少一个沟道延伸区205的端部位于所述隔离区202的下方。栅极结构206位于半导体衬底200的表面。源区209位于栅极结构206 —侧的沟道区203内。漏区210位于漂移区204内且位于隔离区202远离沟道区203的一侧。图3至图9所示为本实施例提供的半导体结构的形成过程的结构示意图。其中，图7至图9的剖面线的位置与图5的剖面线的位置相同。首先，如图3所示，提供半导体衬底200，在半导体衬底200内形成体区201，体区201的掺杂类型与半导体衬底200的掺杂类型相反，两者之间形成PN结隔离。于本实施例中，半导体衬底200的材料为硅，其掺杂类型为P。然而，本技术对此不作任何限定。于其它实施例中，半导体材料200可为锗、硅锗、碳化硅、绝缘体上硅或绝缘体上锗。于本实施例中，体区201采用外延的方式形成。外延形成的体区201具有均匀的杂质分布，掺杂浓度为116cnT3量级。然而，本技术对此不作任何限定。于其它实施例中，体区201可采用阱注入工艺形成。由于本实本文档来自技高网...

【技术保护点】
一种半导体结构，其特征在于，包括：半导体衬底；体区，位于所述半导体衬底内；漂移区，位于所述体区内，所述漂移区的掺杂类型与所述体区的掺杂类型相反；沟道区，位于所述体区内，所述沟道区部分向所述漂移区所在的方向延伸，形成至少一个沟道延伸区，所述至少一个沟道延伸区与所述漂移区之间形成交叉指状分布，所述沟道区的掺杂类型与所述体区的掺杂类型相同；隔离区，位于所述漂移区内，至少一个沟道延伸区的端部位于所述隔离区的下方；栅极结构，位于所述半导体衬底的表面；源区，位于所述栅极结构一侧的沟道区内；漏区，位于所述漂移区内且位于所述隔离区远离所述沟道区的一侧。

【技术特征摘要】

【专利技术属性】
技术研发人员：陆阳，黄必亮，周逊伟，
申请(专利权)人：杰华特微电子杭州有限公司，
类型：新型
国别省市：浙江;33