半导体结构制造技术

一种半导体结构，用以释放一静电放电电流，并包括一衬底、一第一掩埋层、一第二掩埋层、一第一阱、一第二阱、一第一掺杂区、一沟渠式栅极以及一第二掺杂区。第一及第二掩埋层形成在衬底之上。第一阱形成在第一掩埋层之上。第二阱形成在第二掩埋层之上，重叠部分第二掩埋层。第一掺杂区形成在第一阱之中。沟渠式栅极延伸进入第二阱以及第一掩埋层。第二掺杂区形成在第二阱之中，并接触沟渠式栅极。

【技术实现步骤摘要】

本专利技术是有关于一种半导体结构，特别是有关于一种用以释放静电放电(ESD)电流的半导体结构。
技术介绍
集成电路的ESD事件，指的是具有高电压的静电电荷，透过集成电路芯片的释放过程。释放静电电荷的瞬间能量相当的可观，如果没有善加处理，往往会造成集成电路的烧毁。
技术实现思路
本专利技术提供一种半导体结构，用以释放一静电放电电流，并包括一衬底、一第一掩埋层、一第二掩埋层、一第一阱、一第二阱、一第一掺杂区、一沟渠式栅极以及一第二掺杂区。衬底具有一第一导电型态。第一掩埋层形成在衬底之上，并具有一第二导电型态。第二掩埋层形成在衬底之上，并具有第三导电型态。第一阱形成在第一掩埋层之上，并具有第二导电型态。第二阱形成在第二掩埋层之上，重叠部分第一掩埋层，并具有第三导电型态。第一掺杂区形成在第一阱之中，并具有第三导电型态。沟渠式栅极延伸进入第二阱以及第一掩埋层。第二掺杂区形成在第二阱之中，接触沟渠式栅极，并具有第二导电型态。本专利技术提供一种半导体结构，其中所述第一导电型态为P型，所述第二导电型态为N型，所述第三导电型态为P型。本专利技术提供一种半导体结构，其中所述第一导电型态为N型，所述第二导电型态为N型，所述第三导电型态为P型。本专利技术提供一种半导体结构，其中所述第一导电型态为N型，所述第二导电型态为P型，所述第三导电型态为N型。本专利技术提供一种半导体结构，其中所述第一掩埋层的浓度高于所述第一阱，所述第二掩埋层的浓度高于所述第二阱。本专利技术提供一种半导体结构，其中所述半导体结构更包括：一第三掺杂区，形成在所述第二阱之中，接触所述沟渠式栅极，并具有所述第二导电型态。本专利技术提供一种半导体结构，其中所述第二掺杂区接触所述沟渠式栅极的一第一侧壁，所述第三掺杂区接触所述沟渠式栅极的一第二侧壁，所述第一侧壁相对于所述第二侧壁。本专利技术提供一种半导体结构，其中所述沟渠式栅极并未穿透所述第一掩埋层。本专利技术提供一种半导体结构，其中所述第一掩埋层与所述第二掩埋层之间具有一空隙。本专利技术提供一种半导体结构，其中所述半导体结构更包括：一第四掺杂区，形成在所述第一阱之中，并具有所述第二导电型态，其中所述第一及第四掺杂区耦接一第一金属导线；一第五掺杂区，形成在所述第二阱之中，并具有所述第三导电型态，其中所述第一掺杂区、所述沟渠式栅极与所述第五掺杂区耦接一第二金属导线。为让本专利技术的特征和优点能更明显易懂，下文特举出较佳实施例，并配合所附图式，作详细说明如下：附图说明图1-图3为本专利技术的半导体结构的可能示意图。图4为本专利技术的半导体结构的形成方法示意图。标号说明100、300半导体结构；110衬底；121、122掩埋层；131、132阱；140沟渠式栅极；141、142侧壁；151～155掺杂区；GA空隙；S410、S420、S430、S440、S450、S460、S470、S480步骤。具体实施方式图1为本专利技术的半导体结构示意图。如图所示，半导体结构100包括一衬底110、掩埋层(buriedlayer)121、122、阱131、132、一沟渠式栅极(trenchgate)140、掺杂区151与152。本专利技术并不限定衬底110的导电型态。在一可能实施例中，衬底110的导电型态为N型或P型。掩埋层121与122形成在衬底110之上。在一可能实施例中，掩埋层121与122的导电型态并不相同。举例而言，当掩埋层121的导电型态为N型或P型时，掩埋层122的导电型态为P型或N型。在本实施例中，掩埋层121与122之间具有一空隙GA，但并非用以限制本专利技术。在其它实施例中，掩埋层121与122之间不具有空隙，而是直接接触在一起。阱131形成在掩埋层121之上。在一可能实施例中，阱131与掩埋层121具有相同型态的掺杂物，如均为N型或P型。在本实施例中，掩埋层121的掺杂浓度高于阱131的掺杂浓度，故可降低阱131的等效阻抗。阱132形成在掩埋层122之上，并重叠部分的掩埋层121。在一可能实施例中，阱132与掩埋层122具有相同型态的掺杂物。在本实施例中，掩埋层122的掺杂浓度高于阱132的掺杂浓度，故可降低阱132的等效阻抗。沟渠式栅极140延伸进入阱132与掩埋层121。如图所示，沟渠式栅极140穿透阱132，但并未穿透掩埋层121。在另一可能实施例中，沟渠式栅极140穿透阱132与掩埋层121。掺杂区151形成在阱131之中。在一可能实施例中，掺杂区151的导电型态不同于阱131的导电型态。举例而言，当掺杂区151的导电型态为N型或P型时，阱131的导电型态为P型或N型。在其它实施例中，掺杂区151的导电型态等同于掩埋层122的导电型态，如均为N型或P型。在一些实施例中，掺杂区151的掺杂浓度可能高于或低于掩埋层122的掺杂浓度。掺杂区152形成在阱132之中并接触沟渠式栅极140。在一可能实施例中，掺杂区152的导电型态不同于阱132的导电型态。举例而言，当掺杂区152的导电型态为N型或P型时，阱133的导电型态为P型或N型。在其它实施例中，掺杂区152的导电型态等同于掩埋层121的导电型态，如均为N型或P型。在一些实施例中，掺杂区152的掺杂浓度可能高于或低于掩埋层121的掺杂浓度。在一可能实施例中，衬底110的导电型态为P型。在此例中，掩埋层121、阱131以及掺杂区152的导电型态均为N型，而掩埋层122、阱132以及掺杂区151的导电型态均为P型，但并非用以限制本专利技术。在其它实施例中，当衬底110的导电型态为P型时，掩埋层121、阱131以及掺杂区152的导电型态均为P型，而掩埋层122、阱132以及掺杂区151的导电型态均为N型。在另一可能实施例中，当衬底110的导电型态为N型时，掩埋层121、阱131以及掺杂区152的导电型态均为N型，而掩埋层122、阱132以及掺杂区151的导电型态均为P型。图2为本专利技术的半导体结构的另一可能实施例。图2相似图1，不同之处在于图2多了掺杂区153。如图所示，掺杂区153形成在阱132之中，并接触沟渠式栅极140的侧壁141。在此例中，掺杂区152接触沟渠式栅极140的侧壁142。侧壁141相对于侧壁142。在本实施例中，掺杂区153与152具有相同的导电型态。在一可能实施例中，掺杂区153的掺杂浓度高于或低于掩埋层121的掺杂浓度。图3为本专利技术的半导体结构的另一可能实施例。图3相似图2，不同之处在于图3多了掺杂区154以及155。在本实施例中，掺杂区154的导电型态与阱131相同，用以作为阱131的电接触端。另外，掺杂区155的导电型态与阱132相同，用以作为阱132的电接触端。如图所示，掺杂区154与151耦接金属导线P1，掺杂区153、152、155以及沟渠式栅极140耦接金属导线P2。为方便说明，以下将以衬底110的导电型态为P型，掩埋层121、阱131、掺杂区152、153、154的导电型态均为N型，而掩埋层122、阱132、掺杂区151、155的导电型态均为P型为例。如图所示，掺杂区151、阱131与衬底110构成一pnp晶体管Q1。符号RN代表阱131的等效阻值。另外，掺杂区152、阱132与掩埋层121构成一npn晶体管Q2。符号RP代表阱132的等效阻值。掺杂区152、阱132与本文档来自技高网...

【技术保护点】
一种半导体结构，其特征在于，所述半导体结构用以释放一静电放电电流，并包括：一衬底，具有一第一导电型态；一第一掩埋层，形成在所述衬底之上，并具有一第二导电型态；一第二掩埋层，形成在所述衬底之上，并具有一第三导电型态；一第一阱，形成在所述第一掩埋层之上，并具有所述第二导电型态；一第二阱，形成在所述第二掩埋层之上，重叠部分所述第一掩埋层，并具有所述第三导电型态；一第一掺杂区，形成在所述第一阱之中，并具有所述第三导电型态；一沟渠式栅极，延伸进入所述第二阱以及所述第一掩埋层；以及一第二掺杂区，形成在所述第二阱之中，接触所述沟渠式栅极，并具有所述第二导电型态。

【技术特征摘要】
2015.07.22 TW 1041236481.一种半导体结构，其特征在于，所述半导体结构用以释放一静电放电电流，并包括：一衬底，具有一第一导电型态；一第一掩埋层，形成在所述衬底之上，并具有一第二导电型态；一第二掩埋层，形成在所述衬底之上，并具有一第三导电型态；一第一阱，形成在所述第一掩埋层之上，并具有所述第二导电型态；一第二阱，形成在所述第二掩埋层之上，重叠部分所述第一掩埋层，并具有所述第三导电型态；一第一掺杂区，形成在所述第一阱之中，并具有所述第三导电型态；一沟渠式栅极，延伸进入所述第二阱以及所述第一掩埋层；以及一第二掺杂区，形成在所述第二阱之中，接触所述沟渠式栅极，并具有所述第二导电型态。2.根据权利要求1所述的半导体结构，其特征在于，所述第一导电型态为P型，所述第二导电型态为N型，所述第三导电型态为P型。3.根据权利要求1所述的半导体结构，其特征在于，所述第一导电型态为N型，所述第二导电型态为N型，所述第三导电型态为P型。4.根据权利要求1所述的半导体结构，其特征在于，所述第一导电型态为N型，所述第...

【专利技术属性】
技术研发人员：陈柏安，陈鲁夫，
申请(专利权)人：新唐科技股份有限公司，
类型：发明
国别省市：中国台湾;71