一种半导体结构，包括：第一高压阱区，具有第一导电类型，位于衬底的上方；第二高压阱区，具有与第一导电类型相反的第二导电类型，位于衬底的上方并侧向相邻于第一高压阱区；第三高压阱区，具有第二导电类型，位于第二高压阱区的下方，其中第三高压阱区的底部大体上低于第一高压阱区的底部；绝缘区，位于第一高压阱区的一部分，并从第一高压阱区的顶层延伸至第一高压阱区内；栅极介电质，从第一高压阱区的上方延伸至第二高压阱区的上方，其中部分栅极介电质位于绝缘区的上方；以及栅极电极，位于栅极介电质的上方。本发明专利技术可改善高压Ｎ型金属氧化物半导体元件的可靠度，并明显减少扩散至高压Ｎ型阱区的Ｐ型杂质原子。
【技术实现步骤摘要】
本专利技术涉及半导体元件，特别涉及金属氧化物半导体(metal oxide semiconductor, MOS)元件，更特别涉及高压(highvoltage)金属氧化物半 导体元件的结构以及制造方法。胃眾抆不高压金属氧化物半导体元件广泛使用在许多电子装置中，例如输入/ 输出电路、中央处理单元(central process unit, CPU)电源供应、电源管理 系统以及交流/直流转换器等等。高压金属氧化物半导体元件有许多不同的类型。对称的高压金属氧化物 半导体元件在源极端与漏极端具有对称的结构，且高压可应用在源极端与漏 极端。不对称的高压金属氧化物半导体元件在源极端与漏极端具有不对称的 结构。例如，只有源极端以及漏极端之一者，传统为漏极端，被设计成可以 承受高压。图1显示传统不对称的高压N型金属氧化物半导体元件2，其包括栅极 氧化物10、位于栅极氧化物10上的栅极电极12、位于高压N型阱区HVNWl 上的漏极区4以及位于高压P型阱区HVPW1上的源极区6。浅沟槽隔离(shallow trench isolation, STI)区8将漏极区4与栅极电极12隔开，以便 应用在漏极对栅极电压为高电压的情况。高压N型金属氧化物半导体元件2形成于高压反穿通(anti-punch-through, APT)区14的上方。高压反穿通区14为P型高压反 穿通区，并且被称为高压N型反穿通区(HVNAPT)，其中HVNAPT的字 符N表示在高压N型金属氧化物半导体元件2的操作期间，在高压N型反 穿通区14形成N型反向区(inversionregion)。当高压应用在漏极区4时， 高压也被应用在高压N型阱区HVNWl上，其中电压可高达20伏特。假设 高压N型反穿通区14没有形成的话，即高压N型阱区HVNWl以及高压P型阱区HVPW1直接形成于P型衬底(substrate) 16的上方，当高压应用在 漏极区4时，将导致在高压N型阱区HVNW1与P型衬底16之间的界面产 生反向区(未显示)。在高压N型阱区HVNW1端，反向区属于P型；而在 P型衬底16端，反向区属于N型。由于P型衬底16传统上为轻掺杂，P型 衬底16内的反向区延伸往相对大的距离。反向区可耦接至高压N型阱区 HVNW2内的另一反向区，其属于邻近的高压N型金属氧化物半导体元件18， 因此导致穿通发生。为解决穿通问题，在高压N型金属氧化物半导体元件的 下方形成高压N型反穿通区14。由于高压N型反穿通区掺杂了具有比P型 衬底16浓度还高的P型杂质，各反向区的厚度相对地小，因此可避免穿通 的发生。不过，图1所显示的传统高压N型金属氧化物半导体元件仍存在缺点。 图2显示图1中高压N型金属氧化物半导体元件的电流对电压的曲线图，其 中X轴表示应用在漏极区4的电压，而Y轴表示驱动电流(drive current)。 当应用在高电压Vg，例如Vg-20伏特时，可注意到驱动电流并未随着漏极 电压的增加而饱和，或换句话说，并未夹止(pinch)。其表示将导致元件可 靠度问题的输出电阻问题。因此，对于上述问题需要一种解决办法。
技术实现思路
为解决上述问题，根据本专利技术实施例， 一种半导体结构包括衬底；第 一高压阱区，具有第一导电类型，位于上述衬底的上方；第二高压阱区，具 有与上述第一导电类型相反的第二导电类型，位于上述衬底的上方并侧向相 邻于上述第一高压阱区；第三高压阱区，具有上述第二导电类型，位于上述 第二高压阱区的下方，其中位于上述第一高压阱区下方的区域大体上远离上 述第三高压阱区，且上述第三高压阱区的底部大体上低于上述第一高压阱区 的底部；绝缘区，位于上述第一高压阱区的一部分，并从上述第一高压阱区 的顶层延伸至上述第一高压阱区内；栅极介电质，从上述第一高压阱区的上 方延伸至上述第二高压阱区的上方，其中一部分的上述栅极介电质位于上述 绝缘区的上方；以及栅极电极，位于上述栅极介电质的上方。上述半导体结构中，上述第三高压阱区的边缘可大体上对齐上述第二高 压阱区的边缘。上述半导体结构中，上述第三高压阱区的底部可低于上述第一高压阱区的底部，并且大约相差10nm以上，而上述第三高压阱区部分重叠于上述第 一高压阱区，并且重叠区域的宽度大约少于lwm。上述半导体结构中，上述第三高压阱区的杂质浓度可大体上相同于上述 第二高压阱区的杂质浓度，而上述第三高压阱区的杂质浓度高于上述衬底的 杂质浓度，并且大约相差10的一次方以上。上述半导体结构还可包括具有上述第一导电形式的第四高压阱区，位于 上述第一高压阱区中相对于上述第二高压阱区的另一侧，其中上述第四高压 阱区与上述第一高压阱区具有相同的厚度，并且位于上述第四高压阱区下方 的区域大体上远离上述第三高压阱区，以及上述栅极介电质延伸越过上述第 四高压阱区。上述半导体结构中，上述第一高压阱区以及上述第三高压阱区可与上述 衬底物理性接触。上述半导体结构中，还可包括第四高压阱区，具有上述第二导电形式， 位于上述衬底的上方并侧向相邻于上述第一高压阱区，其中上述第四高压阱 区位于上述第一高压阱区中相对于上述第二高压阱区的另一侧，而位于上述 第四高压阱区上方的区域大体上远离上述栅极介电质；以及第五高压阱区，具有上述第二导电形式，位于上述第四高压阱区的下方，其中位于上述第-高压阱区下方的区域大体上远离上述第五高压阱区，而上述第五高压阱区的 底部大体上低于上述第一高压阱区的底部。上述半导体结构中，还可包括第一源/漏极区，位于上述第一高压阱区 并相邻于上述绝缘区；以及第二源/漏极区，位于上述第二高压阱区并相邻于 上述栅极介电质。根据本专利技术另一实施例， 一种半导体结构包括半导体衬底；第一高压 阱区，具有第一导电类型，直接位于上述半导体衬底的上方；第二高压阱区， 具有与上述第一导电类型相反的第二导电类型，直接位于上述半导体衬底的 上方并侧向相邻于上述第一高压阱区，其中上述第一高压阱区的第一厚度大 体上少于上述第二高压阱区的第二厚度；绝缘区，位于上述第一高压阱区并 在上述第一高压阱区与上述第二高压阱区之间隔开成为界面；栅极介电质， 从上述绝缘区的上方延伸至上述第二高压阱区的上方；以及栅极电极，位于上述栅极介电质的上方。上述半导体结构中，上述第二厚度可大于上述第一厚度，并且大约相差 十个百分比以上。上述半导体结构中，还可包括第三高压阱区，具有第二导电形式，邻接 且位于上述第一高压阱区中相对于上述第二高压阱区的另一侧，其中上述第 三高压阱区具有上述第二厚度，以及上述第二高压阱区与上述第三高压阱区 为包围上述第一高压阱区的连续高压阱区的部分。根据本专利技术又一实施例， 一种半导体结构包括半导体衬底；高压N型 阱区，位于上述半导体衬底的上方；高压P型阱区，位于上述半导体衬底的 上方并包围上述高压N型阱区；P型高压反穿通区，只位于上述高压P型阱 区与上述半导体衬底之间，其中上述P型高压反穿通区大体上重叠于上述高 压P型阱区，以及上述P型高压反穿通区的底部大体上低于上述高压N型阱 区的底部；绝缘区，位于上述高压N型阱区；栅极介电质，从上述绝缘区的 上方延伸至上述高压P型阱区的上方；栅极电极，位于上述栅极介电质的上 方；第一源/漏极区，位于上述高压N型阱区并相邻于上述绝缘区；以及第本文档来自技高网...
【技术保护点】
一种半导体结构，包括：衬底；第一高压阱区，具有第一导电类型，位于上述衬底的上方；第二高压阱区，具有与上述第一导电类型相反的第二导电类型，位于上述衬底的上方并侧向相邻于上述第一高压阱区；第三高压阱区，具有上述第 二导电类型，位于上述第二高压阱区的下方，其中位于上述第一高压阱区下方的区域大体上远离上述第三高压阱区，且上述第三高压阱区的底部大体上低于上述第一高压阱区的底部；绝缘区，位于上述第一高压阱区的一部分，并从上述第一高压阱区的顶层延伸至上 述第一高压阱区内；栅极介电质，从上述第一高压阱区的上方延伸至上述第二高压阱区的上方，其中一部分的上述栅极介电质位于上述绝缘区的上方；以及栅极电极，位于上述栅极介电质的上方。
【技术特征摘要】
...
【专利技术属性】
技术研发人员：黄坤铭，周学良，朱翁驹，吴成堡，
申请(专利权)人：台湾积体电路制造股份有限公司，
类型：发明
国别省市：71[中国|台湾]
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