【技术实现步骤摘要】
本揭露是关于一种记忆体阵列，特别是关于一种包含多个记忆体单元的记忆体阵列。
技术介绍
1、归因于各种电子部件(例如，晶体管、二极管、电阻器、电容器等)的整合密度的连续改善，半导体工业已经历快速增长。在很大程度上，整合密度的此改善由最小特征尺寸的重复减小导致，如此允许将更多部件整合到给定区域中。
技术实现思路
1、本揭露的一实施例提供一种记忆体阵列包含多个记忆体电路，记忆体电路设置在基板上方。记忆体电路的每一者耦接到多个字线中的对应一者及多个位元线对中的对应一者。耦接到字线的四个连续字线及位元线对的第一位元线对的记忆体电路中的前四个记忆体电路沿着单个横向方向在基板上抵靠彼此。
2、本揭露的另一实施例提供一种记忆体阵列包含第一记忆体电路、第二记忆体电路、第三记忆体电路及第四记忆体电路。第一记忆体电路、第二记忆体电路、第三记忆体电路及第四记忆体电路沿着单个横向方向抵靠彼此。第一记忆体电路至第四记忆体电路的每一者包括基于四个接触多晶硅间距晶体管架构形成的多个晶体管。第一记忆体电路至第四记忆体电路分别操作地耦接到第一字线、第二字线、第三字线及第四字线。
3、本揭露的另一实施例提供一种记忆体阵列，包含第一记忆体电路、第二记忆体电路、第三记忆体电路及第四记忆体电路。第一记忆体电路、第二记忆体电路、第三记忆体电路及第四记忆体电路沿着单个横向方向布置在基板上方。第一记忆体电路至第四记忆体电路中的每一者包括基于四个接触多晶硅间距架构形成的第一多个晶体管。第一记忆体电路至第四记忆
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1.一种记忆体阵列，其特征在于，包含：
2.如权利要求1所述的记忆体阵列，其特征在于，其中所述多个记忆体电路的后四个记忆体电路亦耦接到所述四个连续字线，但耦接到所述多个位元线对的一第二位元线对。
3.一种记忆体阵列，其特征在于，包含：
4.如权利要求3所述的记忆体阵列，其特征在于，其中该第一字线至该第四字线分别对应于多行中的四个连续行。
5.如权利要求4所述的记忆体阵列，其特征在于，其中该第一记忆体电路及该第二记忆体电路操作地耦接到一第一位元线对并且该第三记忆体电路及该第四记忆体电路操作地耦接到一第二位元线对，并且其中该第一位元线对及该第二位元线对对应于多列的一者。
6.如权利要求5所述的记忆体阵列，其特征在于，进一步包含：
7.如权利要求6所述的记忆体阵列，其特征在于，其中该第一源极/漏极接触结构与该第一位元线对中的一位元线电气接触，该第二源极/漏极接触结构与该第一位元线对的另一位元线电气接触，该第三源极/漏极接触结构与该第二位元线对的一位元线电气接触，并且该第四源极/漏极接触结构与该第二位元线对的另一位元
8.如权利要求3所述的记忆体阵列，其特征在于，进一步包含：
9.一种记忆体阵列，其特征在于，包含：
10.如权利要求9所述的记忆体阵列，其特征在于，进一步包含：
...【技术特征摘要】
1.一种记忆体阵列，其特征在于，包含：
2.如权利要求1所述的记忆体阵列，其特征在于，其中所述多个记忆体电路的后四个记忆体电路亦耦接到所述四个连续字线，但耦接到所述多个位元线对的一第二位元线对。
3.一种记忆体阵列，其特征在于，包含：
4.如权利要求3所述的记忆体阵列，其特征在于，其中该第一字线至该第四字线分别对应于多行中的四个连续行。
5.如权利要求4所述的记忆体阵列，其特征在于，其中该第一记忆体电路及该第二记忆体电路操作地耦接到一第一位元线对并且该第三记忆体电路及该第四记忆体电路操作地耦接到一第二位元线对，并且其中该第一位元线对及该第二位元线对...
【专利技术属性】
技术研发人员：粘逸昕，藤原英弘，林志宇，陈炎辉，
申请(专利权)人：台湾积体电路制造股份有限公司，
类型：新型
国别省市：
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