本发明专利技术一种集成电路内部ESD保护电路，包括：IO电源，用于为系统提供电源；IO ESD电路，用于传递外部与电路的信号VR，调节IO电源电压，将电压传到内部电路电源；内部ESD保护电路，用于内部电路电压高压时，充电至高位。采用本发明专利技术所述的电路，提高了内部ESD电路的响应速度。
【技术实现步骤摘要】
本专利技术涉及一种集成电路内部ESD保护电路，适用于集成电路静电放电保护设计，尤其适用于带VR结构的集成电路内部ESD保护设计。
技术介绍
随着集成电路制造工艺水平相继进入深亚微米时代、纳米时代，集成电路中的MOS晶体管都采用浅掺杂结构LDD (Lightly Doped Drain);硅化物覆盖于MOS晶体管扩散区上；多晶化合物工艺用于减小栅极多晶的串联电阻；而且MOS晶体管栅极氧化层厚度越来越薄，沟道长度越来越小。这些改进都提高了芯片的集成度和提高芯片的运算速度，降低芯片功耗，但是对于深亚微米集成电路的静电放电设计，却带来了很大的弊端，因为集成电路所面临的静电环境没有改变，但工艺进步导致器件更加脆弱，其本身的可靠性大大降低，容易造成集成电路产品的可靠性下降。集成电路的电源系统通常采用1电源和内部电源独立的做法。一般1电源电压较高，具有较高的可靠性，10接口协议兼容性较高，适用于不同集成电路产品之间的信号输入输出，而为了降低集成电路的功耗，一般将内部电路的工作电压降低。因此1电源和内部电路就需要分别提供独立电源进行供电。对于智能卡类集成电路产品，由于卡封装的应用要求限制，只能提供一个外部1电源，不能直接提供内部电源，所以其内部电源通常采用由1电源经VR (VR:电压调节器)产生一个较低的电源电压的方案，给内部电路供电使用。采用VR向内部电路供电的策略，解决了降低内部电路工作电压的问题，但也带来了 ESD可靠性问题。例如采用PMOS结构的VR设计中，如图3，1电源，(301)与内部电源(303)之间可以等效为一个 PMOS(p-channel metal-oxide-silicon field-effecttransistor) (308)电阻连接，而且这个PMOS的沟道宽度非常大，通常为数百甚至数千微米，所以其等效电阻非常小，通常为数欧姆甚至小于I欧姆。因此如果1电源(301)上出现对VSS (302)的ESD时，静电将通过VR的PMOS (308)传导至内部电路电源(303)，而内部电路均采用小尺寸器件设计，其击穿电压较低，所以VR结构的电源体系，非常容易发生内部电路ESD击穿的问题。为了解决内部电路的ESD问题，通常的设计方案如图3和图4。在图3的方案中，GGNMOS(Gate grounded n-channel metal-oxide-silicon field-effect transistor)(307)的开启电压通常比较高，开启速度一般比较慢，常常起不到保护内部电路的作用。而图4的方案中，虽然采用了 GCNMOS的电路设计，但其栅极驱动电压由内部电路电源(403)产生，由于内部电路电源并非直接供电，而是由10电源(401)经VR(411)产生，所以这种设计RC信号较慢，因此GCNMOS (407)开启放电的速度也比较慢，可能GCNMOS (407)还没有开启放电，ESD电荷已经进入了内部电路结构，造成了内部电路的击穿损伤。因而方案4的设计，还是容易造成内部电路的ESD失效。
技术实现思路
为了解决上述集成电路内部电路ESD失效的问题，本专利技术将内部ESD保护结构和1电源进行协同设计，降低内部ESD电路开启电压的同时，也提高了 ESD电路开启放电的速度，可以对内部电路进行可靠的ESD保护。本专利技术主要对内部电路的ESD保护电路进行了专利技术设计。内部电路ESD保护电路米用GCNMOS的电路设计方案，主体为NMOSl (n-channel metal-oxide-siliconfield-effect transistor)器件(107)，跨接在内部电源(103)与VSS(102)之间，提供内部电源到地之间的放电通路。NMOSl (107)的栅极由R(109)C(108)进行控制驱动，以提高NMOSl器件的开启速度，降低其开启电压，提高导通放电效率。电容(108)的两个电极分别接至1电源(101)和NM0S(107)的栅极，电阻(109)的两个电极分别接至NMOSl (107)的栅极和VSS (102) ο芯片中的1 ESD单元承担内外信号的传递作用，需要ESD设计来提高其面对芯片外部静电环境时的可靠性，所述信号包括电压信号等。本专利技术中的1 ESD电路104可以采用三种电路结构，分别是 GGNM0S1 (203)、GGNM0S2 (204)、GCNMOSI (205)。GGNM0S1 (203)的方案中，NM0S2 (206)跨接在1电源(201)和VSS(202)之间，其栅极(210)直接接到VSS (202) ο GGNM0S2 (204)的方案中，NM0S3 (207)跨接在 1 电源(201) VSS (202)之间，其栅极(211)通过电阻(213)接到VSS(202)。GCNMOSI (205)的方案中，NM0S4(208)跨接在1电源(201) VSS(202)之间，其栅极(212)通过R(214)C(209)结构驱动，RC乘积优选值为 10ns-luS，R连接在 NM0S4(208)的栅极(212)与 VSS(202)之间，C 连接在 NM0S4(208)的栅极(212)与1电源(201)之间。【附图说明】下面结合附图，对本专利技术进行详细描述图1本专利技术的集成电路内部ESD保护电路图；图2本专利技术的1 ESD保护电路图；图3传统内部电路保护电路图；图4传统内部电路保护电路图。【具体实施方式】本专利技术所述是一种集成电路内部ESD保护电路，可以提高内部ESD电路的放电开启速度，在内部电路击穿失效之前开启放电，及时保护内部电路结构。具体实施方案如下:如图1，为本专利技术的集成电路内部ESD保护电路。当1电源(101)上出现正向ESD电荷时，一方面VR (105)中的PMOS(Ill)会开启，将静电荷从1电源(101)上传导至内部电路电源(103)上，对内部电路形成ESD可靠性威胁。这同时，1电源(101)也通过电容(108)对内部ESD保护电路(106)中的NMOSl (107)的栅极进行充电，迅速将NMOSl (107)的栅极电位抬高。即内部电路电源(103)出现高压的同时，NMOSl (107)的栅极也已经被充电至高电位，甚至NMOSl (107)的栅极也已经被充电至高电位的速度要快于内部电路电源(103)出现高压的速度。如果按照传统的图4的方案进行设计，电容(408)连接于内部电源(403)上，需要内部电源对其充电，所以只有当内部电源(403)上已经出现了 ESD高压后，才对内部ESD(406)中的GCNM0S2(407)的栅极进行充电，但这个过程中，内部电源(403)上的高压可能已经对内部电路形成了 ESD损伤。因此，本专利技术的集成电路内部ESD保护电路的作用在于可以提高内部电路ESD结构的开启放电的速度，在集成电路内部发生ESD击穿之前迅速开启放电，有效提高内部电路的可靠性，从而提高集成电路整体的可靠性。【主权项】1.一种集成电路内部ESD保护电路，其特征在于，包括: 1电源，用于为系统提供电源； 1 ESD电路，用于传递外部与电路的信号: VR，调节1电源电压，将电压传到内部电路电源； 内部ESD保护电路，用于内部电路电压高压时，充电至高位。2.根据权利要求1所本文档来自技高网...
【技术保护点】
一种集成电路内部ESD保护电路，其特征在于，包括：IO电源，用于为系统提供电源；IO ESD电路，用于传递外部与电路的信号：VR，调节IO电源电压，将电压传到内部电路电源；内部ESD保护电路，用于内部电路电压高压时，充电至高位。
【技术特征摘要】
【专利技术属性】
技术研发人员：李志国，
申请(专利权)人：北京中电华大电子设计有限责任公司，
类型：发明
国别省市：北京;11
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