一种MOS静电保护结构及保护方法技术

本发明专利技术提供一种MOS静电保护结构及保护方法，所述MOS静电保护结构至少包括在漏极区中制作的重掺杂反型区，所述重掺杂反型区与所述漏极区的掺杂类型相反。本发明专利技术通过在所述漏极区中制作重掺杂反型区，漏极区的电阻绕过重掺杂反型区，使漏极区电阻长度增加，从而增大漏极区电阻值，减小电流，改善静电冲击电流部分的均匀性，提高静电保护能力。本发明专利技术与正常的MOS注入工艺兼容，可以满足更高的器件使用场合要求，而且结构简单，适用于各种集成电路的静电保护应用领域。

【技术实现步骤摘要】
—种MOS静电保护结构及保护方法
本专利技术涉及集成电路
，特别是涉及一种MOS静电保护结构及保护方法。
技术介绍
在制造工艺和最终系统应用过程中，集成电路可能出现静电放电(Electrostatics Discharge,ESD)现象。ESD现象通常会引起高电压电位的放电(一般几千伏)而导致短期(一般100ns)的高电流(几安培)脉冲，这将破坏在当前集成电路中存在的脆弱器件，造成系统的功能失效。因而，对集成电路来说进行静电保护是必不可少的，各大芯片生产厂商也越来越重视芯片集成电路抗静电放电能力的设计。 MOS器件是一种重要的静电保护器件，被广泛应用于集成电路的静电保护。目前在基于CMOS的MOS工艺下，对静电保护能力的需求越来越高。 现有技术中，采用的MOS静电保护结构如图1和图2所示，图1为NMOS静电保护结构，图2为PMOS静电保护结构，具体结构包括:第一导电类型衬底101 ;结合于所述第一导电类型衬底101表面的栅极结构，所述栅极结构包括栅介质层102和形成于所述栅介质层102表面的栅极103 ;所述栅极结构两侧的衬底101中分别形成有第二导电类型的源极区104和漏极区，由所述源极区104和漏极区分别引出源电极107和漏电极108。所述漏极区包括第二导电类型轻掺杂漏极区105和形成于所述第二导电类型轻掺杂漏极区105中一端的第二导电类型重掺杂漏极区106。 而在采用MOS管静电的保护电路上，HBM (人体放电模式)静电测试，目前业界已经达到6KV，如果进一步增大，现有的这种结构就不能起到保护作用，达不到使用要求。因为现有技术的这种结构，其漏极区的电阻为横向电阻，当发生静电放电时，该电阻阻值不够大，经过该电阻产生的电压降也不高，因此，静电电流减小不够多，不能很好的起到静电保护作用。 因此，提供一种具有更强保护能力的MOS静电保护结构及保护方法是本领域技术人员需要解决的课题。
技术实现思路
鉴于以上所述现有技术的缺点，本专利技术的目的在于提供一种MOS静电保护结构及保护方法，用于解决现有技术中漏极区电阻小导致静电保护能力不够强的问题。 为实现上述目的及其他相关目的，本专利技术提供一种MOS静电保护结构，所述MOS静电保护结构至少包括在漏极区中制作的重掺杂反型区，所述重掺杂反型区与所述漏极区的掺杂类型相反。 作为本专利技术的MOS静电保护结构的一种优选方案，所述重掺杂反型区的掺杂剂量在 lE15atoms/cm3 以上。 作为本专利技术的MOS静电保护结构的一种优选方案，所述重掺杂反型区的深度小于漏极区的深度。[0011 ] 作为本专利技术的MOS静电保护结构的一种优选方案，所述重掺杂反型区的深度范围为0.1?0.25 μ m,所述漏极区的深度范围为0.4?3 μ m。 作为本专利技术的MOS静电保护结构的一种优选方案，所述MOS静电保护结构包括--第一导电类型衬底；结合于所述第一导电类型衬底表面的栅极结构，所述栅极结构包括栅介质层和形成于所述栅介质层表面的栅极； 所述栅极结构两侧的衬底中分别形成有第二导电类型的源极区和漏极区，由所述源极区和漏极区分别引出源电极和漏电极。 作为本专利技术的MOS静电保护结构的一种优选方案，所述衬底为第一导电类型轻掺杂，所述源极区为第二导电类型的重掺杂。 作为本专利技术的MOS静电保护结构的一种优选方案，所述漏极区包括第二导电类型轻掺杂漏极区和形成于所述第二导电类型轻掺杂漏极区中一端的第二导电类型重掺杂漏极区，所述重掺杂反型区形成于栅极结构和第二导电类型重掺杂漏极区之间的第二导电类型轻掺杂漏极区中，所述重掺杂反型区为第一导电类型重掺杂区。 作为本专利技术的MOS静电保护结构的一种优选方案，所述第一导电类型为P型，第二导电类型为N型，或者第一导电类型为N型，第二导电类型为P型。 本专利技术还提供一种利用MOS静电保护结构进行静电保护的方法，该方法通过漏极区中的重掺杂反型区，使漏极区电阻长度增加，从而增大漏极区电阻值，提高静电保护能力。 作为本专利技术的MOS静电保护方法的一种优选方案，所述静电保护结构为NMOSJf述栅极、源电极、衬底均接地，所述重掺杂反型区为P型重掺杂区，所述漏电极为静电信号输入端。 作为本专利技术的MOS静电保护方法的一种优选方案，所述静电保护结构为PM0S，所述栅极、源电极、衬底均接高电平，所述重掺杂反型区为N型重掺杂区，所述漏电极为静电信号输入端。 如上所述，本专利技术的MOS静电保护结构及保护方法，所述MOS静电保护结构至少包括在漏极区中制作的重掺杂反型区，所述重掺杂反型区与所述漏极区的掺杂类型相反。本专利技术通过在所述漏极区中制作重掺杂反型区，漏极区的电阻绕过重掺杂反型区，使漏极区电阻长度增加，从而增大漏极区电阻值，减小电流，改善静电冲击电流部分的均匀性，提高静电保护能力。本专利技术与正常的重掺杂反型区工艺兼容，可以满足更高的器件使用场合要求，而且结构简单，适用于各种集成电路的静电保护应用领域。 【附图说明】 图1为现有技术的NMOS静电保护结构示意图。 图2为现有技术的PMOS静电保护结构示意图。 图3为本专利技术的NMOS静电保护结构示意图。 图4为本专利技术的PMOS静电保护结构示意图。 图5为本专利技术的NMOS静电保护结构在使用时的电路示意图。 图6为本专利技术的PMOS静电保护结构在使用时的电路示意图。 元件标号说明 101衬底 102栅介质层 103栅极 104源极区 01漏极区 105轻掺杂漏极区 106重掺杂漏极区 107源电极 108漏电极 109重掺杂反型区 【具体实施方式】 以下通过特定的具体实例说明本专利技术的实施方式，本领域技术人员可由本说明书所揭露的内容轻易地了解本专利技术的其他优点与功效。本专利技术还可以通过另外不同的【具体实施方式】加以实施或应用，本说明书中的各项细节也可以基于不同观点与应用，在没有背离本专利技术的精神下进行各种修饰或改变。 请参阅附图。需要说明的是，本实施例中所提供的图示仅以示意方式说明本专利技术的基本构想，遂图式中仅显示与本专利技术中有关的组件而非按照实际实施时的组件数目、形状及尺寸绘制，其实际实施时各组件的型态、数量及比例可为一种随意的改变，且其组件布局型态也可能更为复杂。 本实施例提供一种MOS静电保护结构，如图3和4所示，所述MOS静电保护结构至少包括在漏极区01中制作的重掺杂反型区109，所述重掺杂反型区109与所述漏极区01的掺杂类型相反。 作为示例，所述重掺杂反型区109的形状可以为长方形。当然，所述重掺杂反型区109的形状也可以是其他合适的形状，例如梯形等等，且并不限定于此处所列举的几种。所述重掺杂反型区109可以通过半导体离子注入工艺形成，掺杂剂量在lE15atomS/cm3以上。本实施例中，所述重掺杂反型区109掺杂剂量可以暂选为lE16atomS/cm3。 作为示例，所述重掺杂反型区109的深度小于漏极区01的深度。其中，所述重掺杂反型区109的深度范围为0.1?0.25 μ m，所述漏极区01的深度范围为0.4?3 μ m。本实施例中，所述重掺杂反型区109的深度暂选为0.15 μ m，所述漏极区01的深度暂选为0.6 μ m。 如图本文档来自技高网...

【技术保护点】
一种MOS静电保护结构，其特征在于，所述MOS静电保护结构至少包括在漏极区中制作的重掺杂反型区，所述重掺杂反型区与所述漏极区的掺杂类型相反。

【技术特征摘要】
1.一种MOS静电保护结构，其特征在于，所述MOS静电保护结构至少包括在漏极区中制作的重掺杂反型区，所述重掺杂反型区与所述漏极区的掺杂类型相反。2.根据权利要求1所述的MOS静电保护结构，其特征在于:所述重掺杂反型区的掺杂剂量在lE15atoms/cm3以上。3.根据权利要求1所述的MOS静电保护结构，其特征在于:所述重掺杂反型区的深度小于漏极区的深度。4.根据权利要求3所述的MOS静电保护结构，其特征在于:所述重掺杂反型区的深度范围为0.1?0.25 μ m,所述漏极区的深度范围为0.4?3 μ m。5.根据权利要求1所述的MOS静电保护结构，其特征在于:所述MOS静电保护结构包括: 第一导电类型衬底；结合于所述第一导电类型衬底表面的栅极结构，所述栅极结构包括栅介质层和形成于所述栅介质层表面的栅极； 所述栅极结构两侧的衬底中分别形成有第二导电类型的源极区和漏极区，由所述源极区和漏极区分别引出源电极和漏电极。6.根据权利要求5所述的MOS静电保护结构，其特征在于:所述衬底为第一导电类型轻掺杂，所述源极区为第二导电类型的重掺杂。7.根据权利要求1...

【专利技术属性】
技术研发人员：马先东，何明江，刘中旺，
申请(专利权)人：中航重庆微电子有限公司，
类型：发明
国别省市：重庆;85