集成电路和形成集成电路的方法技术

本发明专利技术涉及集成电路和形成集成电路的方法。一种集成电路包括基元件和基元件上的铜元件，铜元件具有至少5μm的厚度以及小于0.7的平均晶粒尺寸与厚度的比。

【技术实现步骤摘要】

本申请涉及一种集成电路以及一种用于制造集成电路的方法。
技术介绍
在半导体器件的领域中，广泛地使用诸如铝层或铜层的薄金属层用于形成集成电路的布线层。在功率器件的领域中，使用相对厚的例如铜或铝的金属层。可以高效地使用厚的金属层用于泄放大电流或者引导例如由于短路而可能生成的大量的热离开。例如，对于所谓的功率金属化，已采用大于2 μ m并且甚至大于5 μ m的布线的厚度。然而，在具有这种大厚度的布线的集成电路中，越来越多地观察到疲劳。特别地，已观察到金属布线趋向于从基元件分层并且越来越多地呈现裂纹，使得这些集成电路在热或电负载期间显现劣化。因此，存在对于解决上述问题的、改进包括铜元件的集成电路的需要。
技术实现思路
根据集成电路的一个实施例,集成电路包括基元件和基元件上的铜元件,铜元件具有至少5 μ m的厚度以及小于0.7的平均晶粒尺寸与厚度的比。根据一种制造集成电路的方法的实施例，该方法包括在基元件上形成铜元件，使得铜元件具有至少5 μ m的厚度以及小于0.7的平均晶粒尺寸与厚度的比。根据集成电路的另一实施例,集成电路包括基元件和基元件上的铜元件,铜元件包括层堆叠，层堆叠包括至少两个铜层和至少一个不同于铜的材料的中间传导层，铜层和中间传导层彼此交替堆叠。在阅读以下详细描述，并且在观看附图之后，本领域技术人员将认识到另外的特征和优点。附图说明包括附图用于提供对本专利技术的进一步的理解并且被并入本说明书并且构成本说明书的一部分。附示了本专利技术的实施例并且连同描述一起用于解释本专利技术的原理。由于通过参考下面的详细描述使得本专利技术的其他实施例以及许多预期优点变得更好被理解，从而它们将被容易地认识到。附图的元件不一定依照彼此之间的比例而绘制。类似的附图标记表示对应的相似元件。图1A示出了根据一个实施例的集成电路的横截面视图的示例； 图1B是根据一个实施例的集成电路的另一示例的另一横截面视 图2示出了根据一个实施例的形成集成电路的方法的示意 图3A是图示依赖于作为根据一个实施例的集成电路的部件的铜元件的层厚度的平均晶粒尺寸的图表；图3B图示依赖于作为根据一个实施例的集成电路的部件的铜元件的层厚度的平均晶粒尺寸与层厚度的比的图表； 图4是图示退火之前和之后的依赖于铜元件的层厚度的平均晶粒尺寸的图表，该铜元件是根据一个示例的集成电路的部件；以及 图5示出了仍根据又一实施例的集成电路的横截面视图。具体实施例方式在下面的详细描述中，参考形成其一部分的附图，并且在附图中作为图示示出了其中可以实践本专利技术的具体实施例。在这一点上，参照所描述的附图的取向使用了诸如“顶”、“底”、“前”、“后”、“头”、“尾”、等的方向性术语。由于本专利技术实施例的部件可以定位在许多不同的取向上，因此出于说明的目的使用了方向性术语并且这些方向性术语并非限制。将理解，可以利用其他实施例并且在不偏离本专利技术的范围的情况下可以进行结构或逻辑上的修改。将理解，除非另外特别指出，否则这里描述的各种示例性实施例的特征可以彼此组合。如这里使用的术语“具有”、“包含”、“包括(including)”^包括(comprising)”等是开放性术语，其指示所陈述的元件或特征的存在，但是并未排除额外的元件或特征。除非上下文清楚地指示其他情况， 否则冠词“一个(a、an)”和“该(the)”旨在包括复数和单数。如本说明书中采用的，术语“耦接”和/或“电耦接”并非意味着意指元件必须直接耦接在一起，可以在“耦接”或“电耦接”的元件之间设置介入元件。术语“电连接”旨在描述电连接在一起的元件之间的低欧姆电连接。下面的描述中使用的术语“晶片”、“衬底”或“半导体衬底”可以包括具有半导体表面的任何基于半导体的结构。晶片和结构将被理解为包括硅、绝缘体上硅(SOI)、蓝宝石上娃(S0S)、掺杂的或未掺杂的半导体、由基半导体基部支承的娃外延层、以及其他半导体结构。半导体不需要是基于硅的。半导体也可以是锗硅、锗或者砷化镓。半导体材料的另外示例包括氮化镓、氮化铝、铝镓氮、氮化铟、铟镓氮、铟铝氮、铟铝镓氮、碳化硅、任何其他II1-V或n-VI半导体、或者如体材料或者生长在衬底上的任何其他化合物半导体。图1A图示了集成电路100的一个实施例的横截面视图。在半导体衬底I中，可以形成多个电子电路的部件以形成基元件6。例如，如图1A中所示，在半导体衬底I的表面区域中或上形成的集成电路可以包括第一区域120和第二区域110。例如，第一区域120可以包括DMOS (双扩散金属氧化物半导体)区域或者功率器件区域的若干部件并且第二区域110可以包括功率器件的逻辑区域的若干部件。例如，这些部件可以包括如本领域中公知的晶体管等。例如，功率晶体管或功率器件可以置于第一区域120中。第一和第二区域120、110的部件可以包括掺杂半导体部分、未掺杂半导体部分、介电部分以及包括金属部分的传导部分。在一部分半导体衬底I上，形成由铜(Cu)制成的铜元件2。例如，铜元件2可以是层或层的一部分。例如，铜元件2可以是包括布线线或者任何其他图案化结构的图案化铜层。铜元件2可以具有厚度d。铜层的厚度d不需要是均匀的，而是可以具有变化的厚度。在本说明书的背景下，厚度d意图涉及铜层的最大厚度。各种中间层可以置于铜元件2和半导体衬底I之间。例如，另外的金属化层可以置于铜元件2和半导体衬底I之间。此外，另外的金属化层可以置于铜元件2上。这些金属化层可以包括任何适当的金属。此外，如通常使用的种子层7b和/或势垒层7a可以置于半导体衬底I和铜元件2之间。势垒层7a的示例包括TiW层，其具有例如50至300 nm的厚度，并且种子层7b的示例包括具有50至300 nm的厚度的薄铜层。替选地，种子层7b可以包括用于电镀工艺的另外的适当的种子材料，诸如钯(Pd)。在铜元件2上，可以形成可以包括NiP、NiMoP、N1、Ni (X)P、Ni (X，Y)P或者它们的任何组合的硬层3。例如，Ni (X)P涉及诸如NiWP的任意三元系统，并且Ni (X，Y) P涉及任意四元系统，其中X和Y表示任意元素。例如，硬层3可以包括层堆叠，该层堆叠包括任何这些材料。在硬层3上面可以淀积Pd层。Pd层可以具有约100至500 nm的厚度。包括Pd层的硬层3可以具有约500 nm至5Pm的厚度，例如I μπι。包括Pd层的硬层3保护铜元件2免受腐蚀并且可以用作接合界面。如图1A的实施例中所示，硬层3可以被形成为覆盖铜元件2的整个表面以及侧壁。替选地,如图1B中所示,硬层3可以置于铜元件2的一部分上。图1B示出了包括与图1A中所示的集成电路100相同的元件的集成电路101的实施例的横截面视图。然而，在图1B中硬层3仅覆盖铜元件2的一部分。因此，铜元件2的表面的一部分及其侧壁未被覆盖或者与不同于硬层3的材料接触。然而，如易于理解的，本申请的实施例也包括没有硬层的集成电路。在图1A和图1B的实施例中，部分钝化层4可以置于部分铜元件2和部分硬层3上。钝化层4可以例如包括诸如酰亚胺、氮化硅、氧化硅等的绝缘材料以及这些材料的组合。在图1B的实施例中，一部分铜元件2与钝化层4接触。在图1A的实施例中，铜元件2不接触钝化层4，而是相反地，硬层3置于铜元件2和钝化层4之间。当使用例如电子背散本文档来自技高网...

【技术保护点】
一种集成电路，包括：基元件；以及所述基元件上的铜元件，所述铜元件具有至少5?μm的厚度以及小于0.7的平均晶粒尺寸与厚度的比。

【技术特征摘要】
2011.12.09 US 13/3156421.一种集成电路，包括: 基元件；以及 所述基元件上的铜元件，所述铜元件具有至少5 μ m的厚度以及小于0.7的平均晶粒尺寸与厚度的比。2.根据权利要求1所述的集成电路，其中所述的平均晶粒尺寸与厚度的比小于0.55。3.根据权利要求1所述的集成电路，其中所述铜元件的厚度大于5μπι。4.根据权利要求1所述的集成电路，其中所述平均晶粒尺寸大致与所述铜元件的厚度无关。5.根据权利要求1所述的集成电路，其中所述铜元件是层、图案化的层或布线。6.根据权利要求1所述的集成电路，其中所述铜元件的平均晶粒尺寸小于4.0 μπι。7.根据权利要求1所述的集成电路，其中所述铜元件的平均晶粒尺寸小于3.5 μπι。8.根据权利要求1所述的集成电路，其中所述铜元件的晶粒尺寸分布的最常见的值小于 5 μ m09.根据权利要求8所述的集成电路，其中所述铜元件的晶粒尺寸分布的最常见的值小于 4 μ m010.根据权利要求1所述的集成电路，其中所述铜元件包括铜以及选自由氯化物(Cl)、硫(S)和至少一种有机添加剂组成的组的至少一种添加剂。11.根据权利要求10所述的集成电路，其中所述铜元件包括氯化物和硫作为混合物。12.根据权利要求11所述的集成电路，其中所述铜元件包括另外的混合物，氯化物的量大于任何其他混合物的量。13.根据权利要求1所述的集成电路...

【专利技术属性】
技术研发人员：T德策尔，J格罗斯，R伊林，M克鲁格，S兰策施托费尔，M内尔海贝尔，W罗布尔，M罗加利，S韦勒特，
申请(专利权)人：英飞凌科技股份有限公司，
类型：发明
国别省市：