【技术实现步骤摘要】
本专利技术涉及一种集成电路测试技术,特别是对系统芯片(System-on-a-Chip,SoC)的外建自测试(Built-Out Self-Test, B0ST)方法中测试数据压缩方法。
技术介绍
随着集成电路技术的发展,单个芯片上集成的IP核越来越多,而每个IP核厂商为了达到较高的故障覆盖率和测试硬故障而引入高质量的测试向量,从而给出的测试数据量会很大,因此SoC测试的测试数据量也越来越大。电路集成度的提高导致测试电路所需的测试数据量过大,这是导致测试成本增加的一个重要因素。而SoC的测试时间主要取决于其测试数据量、数据传输的速度和最大扫描链长度,所以当测试数据量过大时,芯片测试的时间会过长。由于测试数据量的急剧增多,大量的测试数据需要存储在自动测试设备ATE中, 并传送到被测电路,这导致传统ATE设备的存储容量不够用,故需要扩大存储器的容量。但是大容量的ATE设备更加昂贵,从而使得测试成本增大,而且即使将ATE的存储容量扩容至足够大,当测试模式数增加和扫描链长度增长时,测试时间也会延长。扩容ATE设备非常昂贵,对测试数据量进行压缩是解决测试数据量过大问题的有效方法。 ...
【技术保护点】
一种基于逐次逼近法的编码压缩方法,其特征在于:包括下述步骤:a、采用自动测试模式生成工具ATPG,生成确定的完全测试集;b、将所有测试向量级联,即将一个向量的尾部接另一个向量的首部,记为S;c、取测试集的前n位,按照4位一组转换成16进制,在第1位数后添加小数点,形成一个16进制浮点数f;d、求对应的整数x、r,1)首先计算,取top=bot+1,r=2;2)计算,若其值等于f,则记录x=top,r并转步骤e;3)??r=r+1;4)取计算,若其值等于f,则记录x=mid,r并转步骤e;若其值大于f,则top=mid?1;若其值小于f,则bot=mid+1,重复步骤4),直 ...
【技术特征摘要】
1.一种基于逐次逼近法的编码压缩方法,其特征在于包括下述步骤 a、采用自动测试模式生成工具ATPG,生成确定的完全测试集; b、将所有测试向量级联,即将一个向量的尾部接另一个向量的首部,记为S; C、取测试集的前η位,按照4位一组转换成16进制,在第I位数后添加小数点,形成一个16进制浮点数f ; d、求!^=f对应的整数 X、r, I)首先计算 /2,取 bot=L/2」,top=bot+l, r=2 ;2)计算,若其值等于f,则记录x=top, r并转步骤e ;3) bot = Lbot* \fbot」,top= [topr^iop I,r=r+l ;4)取mid=...
【专利技术属性】
技术研发人员:吴海峰,苏本跃,程一飞,詹文法,刘桂江,
申请(专利权)人:吴海峰,
类型:发明
国别省市:
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