高速逐次逼近模数转换器制造技术

本发明专利技术揭露一种SAR ADC及相应方法。本发明专利技术的一个实施方式提供了一种SAR ADC，包含：SAR子电路，在SAR ADC的搜索机制的不同周期产生数字控制位；DAC，包含至少一组电容，将SAR ADC的模拟输入耦接到至少一组电容，并根据数字控制位操作至少一组电容，其中每组电容包含p个电容值递减的电容Cp-1到C0，p个Cp-1到C0的电容由2M个电容单元所组成，其中Cp-1<Cp-2+Cp-3+…+C0，Cp-1包含(2M-1-2q)个电容单元；以及比较器，接收从DAC传送来的模拟输出，并产生比较器输出给SAR子电路，以产生数字控制信号，其中SAR ADC的模拟输入的数字表达在搜索机制中被逼近。本发明专利技术的SAR ADC及相应方法能够适用于高速应用。

【技术实现步骤摘要】
交叉引用本申请要求2014年1月9日申请的申请号为61/925,307的美国临时专利申请的优先权，在此合并参考该申请。
本申请有关于一种逐次逼近模数转换器(successive approximation register analog-to-digital converter，SAR ADC)。
技术介绍
逐次逼近模数转换器(SAR ADC)是一种模数转换器，其通过搜索机制(search scheme)将连续模拟波形转换为离散数字表达。SAR ADC最常用的实现方式之一是电荷再分配(charge-redistribution)型SAR ADC，其采用多个电容。这些电容在搜索机制中被独立地切换，以实现对SAR ADC的模拟输入的逼近。但是，因为电容需要较长的稳定时间(settling time)，所以电荷再分配技术并不能很好适用于高速的应用环境。
技术实现思路
为了解决现有技术中的问题，本专利技术特提出一种逐次逼近模数转换器及相应方法。本专利技术的一个实施方式提供了一种逐次逼近模数转换器，包含：逐次逼近寄存器子电路，在逐次逼近模数转换器的搜索机制的不同周期产生数字控制位；数模转换器，包含至少一组电容，将逐次逼近模数转换器的模拟输入耦接到至少一组电容，并根据数字控制位操作至少一组电容，其中每组电容包含p个电容值递减的电容Cp-1到C0，p个Cp-1到C0的电容由2M个电容单元所组成，其中Cp-1&lt;Cp-2+Cp-3+…+C0，Cp-1包含(2M-1-2q)个电容单元，以及p，q与M是整数；以及比较器，接收从数模转换器传送来的模拟输出，并产生比较器输出给逐次逼近寄存器子电路，以产生数字控制信号，其中逐次逼近模数转换器的模拟输入的数字表达在搜索机制中被逼近。本专利技术另提供一种模数转换方法，包含：在逐次逼近模数转换器内的数模转换器中提供至少一组电容，其中每一组电容由2M个电容单元组成，且M是个整数；将每组2M个电容单元划分为电容值递减的p个电容Cp-1到C0，其中Cp-1<Cp-2+Cp-3+…+C0，Cp-1包含(2M-1-2q)个电容单元，且p与q是整数；以及操作所述逐次逼近模数转换器来得到所述逐次逼近模数转换器的模拟输入的数字表达。本专利技术的逐次逼近模数转换器及相应方法能够适用于高速应用。附图说明图1显示根据本专利技术的实施例的逐次逼近模数转换器。图2显示根据本专利技术的实施例的DAC的电容分配的流程图。图3A显示根据本专利技术的实施例的ADC。图3B显示图3A中SAR ADC的译码器。图4A显示根据本专利技术的实施例的ADC。图4B显示图4A中SAR ADC的译码器。具体实施方式需要理解的是，下列说明提供各种不同的实施例作为实施本专利技术的不同特征的举例。下面描述的元件以及相互连接的具体例子都是将本专利技术的技术方案简化而成。这些，当然都仅仅是举例，而非本专利技术的限定。另外，本说明书可能在不同的例子中重复一些参考标号以及/或参考字母。这些重复是为了简单而明确地描述本专利技术，其本身并不代表不同说明实施例中的关系及/或设置。图1显示根据本专利技术的实施例的逐次逼近模数转换器(SAR ADC)100。并揭露一种关于SAR ADC 100的模数转换方法。SAR ADC 100包含SAR子电路102，数模转换器(DAC)104，比较器106以及译码器108。与传统电荷再分配技术相比，DAC104是特别为高速应用所设计的，而不需要复杂的电容分配。SAR子电路102在SAR ADC 100的搜索机制的不同的周期(例如由时钟信号clk_in控制)产生数字控制位110。DAC104包含至少一组电容。DAC104将SAR ADC100的模拟输入Vi耦接到该至少一组的电容，并根据数字控制位110操控该至少一组的电容。请注意，每组电容包含电容值递减的Cp-1到C0的p个电容。p个Cp-1到C0的电容由2M电容单元组成，其中Cp-1<Cp-2+Cp-3+…+C0，而且Cp-1包含(2M-1-2q)电容单元，p，q与M是整数。DAC104传送模拟输出Vdac_o给比较器106。比较器106产生比较器输出112给SAR子电路102，以产生数字控制信号110。SAR子电路102更根据比较器输出112产生p数字位Bp-1到B0(从MSB到LSB)。译码器108将从SAR子电路102产生的Bp-1到B0的p个数字位译码成具有(M+1)位的DM到D0的数字表达。SAR ADC100的模拟输入Vi的数字表达DM…D0在搜索机制中逐渐逼近(取决于比较器输出112)。图2显示根据本专利技术的实施例的DAC104的电容分配的流程图。在步骤S202中，确定DAC104内包含每组电容的电容单元的总数2M。2M个电容单元的电容组可制作成一个阵列中。在步骤S204中，2M个电容单元被划分为p群组，来形成从Cp-1到C0的电容。除了使得Cp-1<Cp-2+Cp-3+…+C0以及Cp-1包含(2M-1-2q)电容单元，从Cp-1电容节省出来的2q个电容单元能分成r群组，以分配给电容Cp-2到C1的r个不同电容，其中r是一个整数，且在每个r群组中，电容单元的数目都是2的整数次方()。在另一个实施例中，Cp-2到Cp-M中的一个Cp-j，其具有2M-j或(2M-j+2k)个电容单元，其中k不大于q且2M-j≠2k。C0可仅具有一个电容单元。在另一个实施例中，在从Cp-M-1到C1的任何一个电容单元的数目是由一个或两个2的整数次方的电容单元所组成。图3A与4A分别显示根据本专利技术的实施例的ADC300及400。如图所示，104’与104”是差动架构，其使用差动输入端Vip与Vin来接收模拟输入Vi的差动输入电压的正电压与负电压，并且包含第一组电容和第二组电容，第一组电容的顶板连接到比较器106的正输入端‘+’，第二组电容的顶板连接到比较器106的负输入端‘-’。比较器106接收差动形式的模拟输出Vdac_o。SAR子电路102在非反转路径(non-inverting path)上提供数字控制位110_1给第一组电容。SAR子电路102在反转路径(inverting path)上提供数字控制位110_2给第二组电容。在搜索机制前的采样阶段(sample phase)中，在第一组电容的顶板(在非反转路径上)与第二组电容的顶板(在反转路径上)之间对模拟输入Vi采样。在图3A中，p是11。在本文档来自技高网...

【技术保护点】
一种逐次逼近模数转换器，包含：逐次逼近寄存器子电路，在所述逐次逼近模数转换器的搜索机制的不同周期产生数字控制位；数模转换器，包含至少一组电容，将所述逐次逼近模数转换器的模拟输入耦接到所述至少一组电容，并根据所述数字控制位操作所述至少一组电容，其中每组电容包含p个电容值递减的电容Cp‑1到C0，所述p个Cp‑1到C0的电容由2M个电容单元所组成，其中Cp‑1<Cp‑2+Cp‑3+…+C0，Cp‑1包含(2M‑1‑2q)个电容单元，以及p，q与M是整数；以及比较器，接收从数模转换器传送来的模拟输出，并产生比较器输出给所述逐次逼近寄存器子电路，以产生所述数字控制信号，其中所述逐次逼近模数转换器的模拟输入的数字表达在所述搜索机制中被逼近。

【技术特征摘要】
2014.01.09 US 61/925,307;2014.05.21 US 14/284,1771.一种逐次逼近模数转换器，包含：
逐次逼近寄存器子电路，在所述逐次逼近模数转换器的搜索机制
的不同周期产生数字控制位；
数模转换器，包含至少一组电容，将所述逐次逼近模数转换器的
模拟输入耦接到所述至少一组电容，并根据所述数字控制位操作所述
至少一组电容，其中每组电容包含p个电容值递减的电容Cp-1到C0，
所述p个Cp-1到C0的电容由2M个电容单元所组成，其中Cp-1<Cp-2+
Cp-3+…+C0，Cp-1包含(2M-1-2q)个电容单元，以及p，q与M是整
数；以及
比较器，接收从数模转换器传送来的模拟输出，并产生比较器输
出给所述逐次逼近寄存器子电路，以产生所述数字控制信号，
其中所述逐次逼近模数转换器的模拟输入的数字表达在所述搜索
机制中被逼近。
2.如权利要求1所述的逐次逼近模数转换器，其特征在于，从电
容Cp-1节省下的2q个电容单元被划分为r群组，以分配给从电容Cp-2到
C1的r个不同电容，其中r是个整数；以及所述r群组的每个群组中，电
容单元的数量都是2的整数次方。
3.如权利要求2所述的逐次逼近模数转换器，其特征在于，电容
Cp-j为电容Cp-2到Cp-M中的一个，具有2M-j或(2M-j+2k)个电容单元，其
中k不比q大，且2M-j≠2k。
4.如权利要求3所述的逐次逼近模数转换器，其特征在于，电容
C0只有一个电容单元；以及电容Cp-M-1到C1中任何一个都由一个或两个
2的整数次方的电容单元所组成。
5.如权利要求1所述的逐次逼近模数转换器，其特征在于，所述
逐次逼近寄存器子电路更根据所述比较器输出产生p个数字位，所述p
个数字位将被译码为具有(M+1)位的所述数字表达。
6.如权利要求5所述的逐次逼近模数转换器，其特征在于，更包
含：
译码器，将所述逐次逼近寄存器子电路产生的所述p个数字位译

\t码为具有(M+1)位的所述数字表达。
7.如权利要求1所述的逐次逼近模数转换器，其特征在于，
所述逐次逼近模数转换器的所述模拟输入是一差动信号，其由一
个正差动电压与一负差动电压表示；
在所述搜索机制之前的采样阶段中，所述正差动电压耦接到所述
数模转换器的第一组电容的顶板，且所述负差动电压耦接到所述数模
转换器的第二组电容的顶板；
所述第一组电容的所述顶板连接到所述比较器的正输入端；以及
所述第二组电容的所述顶板连接到所述比较器的负输入端。
8.如权利要求7所述的逐次逼近模数转换器，其特征在于，
所述第一及第二组电容的电容Cp-1到C0对应所述搜索机制的p个
不同周期；
所述第一组电容的电容C0耦接在所述比较器的所述正输入端与
一接地端之间；
所述第二组电容的电容C0耦接在所述比较器的所述负输入端与
所述接地端之间；以及
除了最后周期，当所述比较器输出是高时，所述第一组电容中对
应当前周期的电容被切换以拉低所述第一组电容的所述顶板的电平。
9.如权利要求8所述的逐次逼近模数转换器，其特征在于，
除了所述最后周期，当所述比较器输出是低时，所述第二组电容
中对应所述当前周期的电容被切换以拉低所述第二组电容的所述顶板
的电平。
10.一种模数转换方法，包含：
在逐次逼近模数转换器内的数模转换器中提供至少一组电容，其
中每一组电容由2M个电容单元组成，且M是个整数；
将每组2...

【专利技术属性】
技术研发人员：刘纯成，
申请(专利权)人：联发科技股份有限公司，
类型：发明
国别省市：中国台湾;71