本发明专利技术涉及一种解决CMMB系统中两种不同码率QC-LDPC码串行编码的方案，其特征在于，所述系统的QC-LDPC码的串行编码器主要由寄存器、索引编码器、查找表和b位二输入异或门四部分组成。本发明专利技术提供的QC-LDPC串行编码器兼容多码率，能在保持编码速度不变的条件下有效减少资源需求，具有控制简单、资源消耗少、功耗小、成本低等优点。
【技术实现步骤摘要】
本专利技术涉及移动多媒体广播领域，特别涉及一种CMMB系统中QC-LDPC码编码器的串行实现方法。
技术介绍
由于在传输信道中存在的各种失真和噪声会对发送信号产生干扰，接收端不可避免地会出现数字信号产生误码的情况。为了降低误码率，需要采用信道编码技术。低密度奇偶校验(Low-Density Parity-Check, LDPC)码以其逼近Shannon限的优 异性能成为信道编码领域的研究热点。准循环LDPC码(Quasic-LDPC，QC-LDPC)码是一种特殊的LDPC码,其编码可采用移位寄存器加累加器(Shift-Register-Adder-Accumulator，SRAA)加以实现。SRAA法是利用生成矩阵Gqc进行编码。QC-LDPC码的生成矩阵Gqc是由aXt个bXb阶循环矩阵Gi^ (I彡i彡a, I彡j彡t)构成的阵列，t=a+c。与信息向量对应的一部分生成矩阵是单位矩阵，与校验向量对应的其余部分生成矩阵是高密度矩阵。串行SRAA法完成一次编码需要ab+t个时钟周期,需要(t+c)b个寄存器、cb个二输入与门和cb个二输入异或门。此外，还需要acb比特ROM存储循环矩阵的首行。CMMB标准采用了 1/2和3/4两种不同码率η的LDPC码，通过行列交换，校验矩阵H可被变换为准循环形式Hq。，Hqc对应准循环生成矩阵Gq。。对于这两种QC-LDPC码，均有t=36和b=256。图I给出了不同码率η下的参数a和C。CMMB标准中QC-LDPC低速编码的现有解决方案是采用串行SRAA法，两种码率所需的编码时间分别是4644和6948个时钟周期。逻辑资源需要13824个寄存器、4608个二输入与门和4608个二输入异或门，这是由码率η=1/2对应的参数决定的。此外，两种码率共需145，152比特ROM存储循环矩阵的首行。当采用硬件实现时，需要较多的存储器和寄存器,势必会造成设备成本高,功耗大。
技术实现思路
针对CMMB系统多码率QC-LDPC码低速编码的现有实现方案中存在的资源需求量大缺点，本专利技术提供了一种基于查找表的串行编码方法，能在保持编码速度不变的前提下，减少资源需求。如图2所示，基于查找表的CMMB标准中多码率QC-LDPC码的串行编码器主要由4部分组成寄存器、索引编码器、查找表和b位二输入异或门。整个编码过程分4步完成 第I步，清零寄存器Ra+1 Rt ;第2步，输入信息比特ek (O ^ k〈ab)，寄存器R1 Ra串行左移I次，缓冲信息向量S，为索引编码器配置恰当的码率Π，块行号控制端输入P=+l(符号表示不大于k/b的最大整数)，查找表根据索引τ选择输出，b位二输入异或门A1(I ^ I ^ c)将查找表的第I个b位输出端与寄存器Ra+1串行循环左移I次的结果相加，和存回寄存器Ra+1 ;第3步，以I为步长递增改变k的取值，重复第2步ab次，直到整个信息向量s输入完毕；第4步，并行输出码字v=(s, p)。本专利技术提供的QC-LDPC串行编码器兼容多码率，能在保持编码速度不变的前提下有效减少资源需求，从而达到降低硬件成本和功耗的目的。关于本专利技术的优点与精神可通过接下来的专利技术详述及附图得到进ー步的了解。附图说明图I给出了不同码率n下的參数a和C ;图2是CMMB标准中兼容两种码率的QC-LDPC码串行编码器整体结构；图3给出了索引编码器的输出T与信息比特、码率n和生成矩阵Gqc的块行号P之间的关系； 图4比较了传统的串行SRAA法与本专利技术的资源消耗。具体实施例方式下面结合附图和具体实施例对本专利技术作进ー步说明，但不作为对本专利技术的限定。QC-LDPC码是ー类特殊的LDPC码，它的生成矩阵Gee和校验矩阵Hee都是由循环矩阵构成的阵列，具有分段循环特点，故被称为准循环LDPC码。从行的角度看，循环矩阵的每一行都是上一行(首行是末行)循环右移一位的结果；从列的角度看，循环矩阵的每一列都是前一列(首列是末列)循环下移一位的結果。循环矩阵的行向量构成的集合与列向量构成的集合完全相同，因此，循环矩阵完全可由它的首行或首列来表征。QC-LDPC码的生成矩阵Gqc是由aXt个bXb阶循环矩阵Gy (I彡i彡a, I彡j彡t)构成的阵列 I 0 …0 Gla+l Gla+2 …GuG 0 I 0 G2a+1 G2a+2 G2',⑴ oo …i" Gau^x Gaa+2 G01_Gqc (或Hqc)的连续b行和b列分别被称为块行和块列。CMMB标准采用了 1/2和3/4两种不同码率n的LDPC码，通过行列交換，校验矩阵H可被变换为准循环形式Hq。，Hqc对应准循环生成矩阵Gq。。生成矩阵Gee对应码字V= (s，p)，Gqc的前a块列对应的是信息向量SKetl, e1；，en),后c块列对应的是校验向量P。以b比特为一段，信息向量s被等分为a段，即S=(Sl，S2,…，sa);校验向量p被等分为c段，即P= (P1, P2, ...，P。)。CMMB标准采用了两种不同码率的QC-LDPC码，均有t=36和b=256,图I给出了不同码率n下的參数a和C。由式(I)和循环矩阵的特点，图2给出了适用于CMMB标准中两种码率QC-LDPC码的串行编码器，它主要由寄存器、索引编码器、查找表和b位ニ输入异或门四种功能模块组成。寄存器R1 Ra用于缓存信息向量S= (Sl，S2, -,Sa)，寄存器Ra+1 Rt用于计算和存储校验向量P= (P1, P2，…，P。)。索引编码器形成查找表的索引T，以简化查找表的使用。b位ニ输入异或门A1 A。将查找表的第f c个b位输出值分别累加到寄存器Ra+1 Rt中。索引编码器的输出T取决于三个输入信息比特、码率n和生成矩阵Gqc的块行号P (1< P <a)。如果当前输入的信息比特是0，那么T=O;否则，根据码率n和块行号p计算T。当n=i/2时，T = p ;当n=3/4时，T =18+P。码率n有两种，故可用I比特来表示；块行号P的最大值是27，故可用5比特来表示；T的最大值是45，故可用6比特来表示。图3给出了索引编码器的输出T与三个控制量之间的关系。查找表根据索引T进行输出。如果T =0，那么查找表输出全零；如果I彡T彡18，那么查找表输出n =1/2的生成矩阵Gq。第T块行、第a+1、块列中所有循环矩阵的首行；否则，查找表输出n =3/4的生成矩阵Gq。第T-18块行、第a+1、块列中所有循环矩阵的首行。本专利技术提供了ー种可变码率QC-LDPC码的串行编码方法，结合CMMB标准中多码率QC-LDPC码的串行编码器(如图2所示)，其编码步骤描述如下第I步，清零寄存器Ra+1 Rt ；第2步，输入信息比特ek (0 く k〈ab)，寄存器R1 Ra串行左移I次，缓冲信息向 量S，为索引编码器配置恰当的码率n，块行号控制端输入P=+l (符号表示不大于k/b的最大整数)，查找表根据索引T选择输出，b位ニ输入异或门A1 (l^l^c)将查找表的第I个b位输出端与寄存器Ra+1串行循环左移I次的结果相加，和存回寄存器^a+l ;第3步，以I为步长递增改变k的取值，重复第2步ab次，直到整个信息向量s输入完毕，此吋，寄存器R1 Ra存储的是信息向量S= (本文档来自技高网...
【技术保护点】
一种适合于CMMB标准中两种不同码率QC？LDPC码的串行编码器，QC？LDPC码的生成矩阵GQC是由a×t个b×b阶循环矩阵Gi,j构成的阵列，其中，a、t和b皆为正整数，t=a+c，1≤i≤a，1≤j≤t，两种不同码率η分别是1/2、3/4，对于这两种不同码率QC？LDPC码，均有t=36和b=256，两种不同码率对应的参数a分别是18、27，两种不同码率对应的参数c分别是18、9，生成矩阵GQC对应码字v=(s,p)，GQC的前a块列对应的是信息向量s=(e0,e1,…,eab？1)，后c块列对应的是校验向量p，以b比特为一段，信息向量s被等分为a段，即s=(s1,s2,…,sa)，校验向量p被等分为c段，即p=(p1,p2,…,pc)，其特征在于，所述编码器包括以下部件：寄存器R1～Rt，寄存器R1～Ra用于缓存信息向量s=(s1,s2,…,sa)，寄存器Ra+1～Rt用于计算和存储校验向量p=(p1,p2,…,pc)；索引编码器，形成查找表的索引τ，以简化查找表的使用，其中，0≤τ≤45；查找表，根据索引τ输出某一码率QC？LDPC码生成矩阵GQC的第ρ块行、第a+1~t块列中所有循环矩阵的首行，其中，1≤ρ≤a；b位二输入异或门A1～Ac，将查找表的第1~c个b位输出值分别累加到寄存器Ra+1～Rt中。...
【技术特征摘要】
【专利技术属性】
技术研发人员：蔡超时，张鹏，刘昌银，
申请(专利权)人：苏州威士达信息科技有限公司，
类型：发明
国别省市：
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