基于可控非对称动态比较器的1.5比特冗余加速逐次逼近型模数转换器制造技术

本发明专利技术属于集成电路技术领域，具体为基于可控非对称动态比较器的1.5比特冗余加速的逐次逼近型模数转换器。本发明专利技术提供的模数转换器结构包括两个相同的栅压自举开关，一组对称的N位二进制电容阵列，两个可控非对称动态比较器，一个普通动态比较器和SAR ADC的数字逻辑电路模块。本发明专利技术引入1.5比特冗余加速技术，缩短了等待前几位建立完全的时间，加快了模数转换器的转换速率，增加了冗余度，减少误码、失码，提高精度。相比于传统技术，能够大幅度简化电路规模，特别是省略参考电压产生电路，继而降低模数转换器的功耗和面积，迅速变化建立等效参考电压值，加快模数转换器的转换速度，且具有普适性，可以应用于其他0.5比特的应用场景。

【技术实现步骤摘要】

本专利技术属于集成电路
，具体涉及一种基于可控非对称动态比较器的1.5比特冗余加速逐次逼近型数模转换器 。
技术介绍
1.5比特的技术在流水线型模数转换器中应用广泛，用过增加冗余度的来消除由小幅度静态偏移误差造成的模数转换器精度下降。而1.5比特技术第一次应用在逐次逼近型模数转换器中，还是Chun-Cheng Liu和 Soon-Jyh Chang于2010年在超大规模集成电路会议(Symposium on VLSI circuits)上首次发布，虽然当时没有提出1.5比特的概念，但是其中实施的冗余方法确实是1.5比特的做法。图1所示是Chun-Cheng Liu在该会议上发表的前四位采用1.5比特比较建立的10MS/s，10bit顶极板采样的逐次逼近型模数转换器的结构示意图。图1主要包括两个栅压自举开关101，与输入信号和10位二进制电容阵列102的顶极板和节点103、104连接；10位二进制电容阵列102，电容阵列的顶极板连接在一起与动态比较器105、106、107连接到节点103、104，和传统的顶极板采样逐次逼近型模数转换器的结构相比，图1的电容阵列102的前四位被拆分成等量的两部分，底极板电平的转向被分别控制；动态比较器105、106、107，图一的动态比较器数量不再是传统结构中的一个，而被扩展到三个，其中106、107用于1.5比特比较建立；一个六位子数模转换器108，通过电容底极板翻转产生每级1.5比特比较建立的参考电压，这部分电路是传统的逐次逼近性模数转换器没有的；SAR ADC逻辑电路模块109，时钟产生方式、控制电平转换方向和输出码组合逻辑与传统逐次逼近型模数转换器也有不同。图1所示结构的前四位1.5比特是由两个动态比较器106、107和一个六位子数模转换器实现的。两个动态比较器106、107分别接对称的10位电容阵列的顶极板和六位子数模转换器108，即两个动态比较器106、107的输入端分别连接节点103、110和节点104、110。六位的子模数转换器108产生的参考电压范围是共模电压的二分之一到共模电压的十六分之十五，当两个电容阵列上极板电压都高于参考电压时，该位的电容组低极板不翻转；当两个电容阵列上极板电压一个低于参考电压，一个高于参考电压时，高侧的电容组底极板接地，低侧的电容组底极板接参考电压。上述电路的工作方式如下。当CK为高电平，栅压自举开关101开启，将输入信号采样到模数转换器的二进制电容阵列102的顶极板上，此时电容组C1a~C4a的底极板接地，其余的电容组(C1b~C4b和C5~C9)接参考电压，动态比较器105、106、107均关断，模数转换器处于采样阶段。当CK为低电平，栅压自举开关101关断，电容阵列102悬空，电荷量不变，下降沿时刻的输入信号就被保持到电容阵列102上，模数转换器处于量化阶段。将保持的输入信号分别由两个动态比较器106、107与参考电压比较，比较器的数据传输到SAR ADC的逻辑电路模块109中，经组合逻辑产生逻辑控制信号，控制第一位电容组C1a和C1b底极板的翻转方向，经一段时间的建立完全后，开始下一个1.5比特的比较，直到第四位。第四位比较结束后，动态比较器106、107将被关断直到下一个量化周期，第四位建立结束，动态比较器105开启，完成之后六位的比较，直到第十位。动态比较器105、106、107量化出的数据在SAR ADC的逻辑电路模块109中经过数字逻辑运算产生十位的二进制码，存储在寄存器里，在下一个外部采样时钟的上升沿输出。由前述内容可知，Chun-Cheng Liu构建的前四位1.5比特比较建立的10MS/s，10bit顶极板采样的逐次逼近型模数转换器主要目的是降低翻转几率，以来减少功耗，而速度上没有提速，所能增加的冗余度也十分有限。而且该设计采用的工艺为0.18um CMOS工艺，单位电容值为5fF。而随着工艺发展，金属线的线性度更好，在65nm C MOS工艺下构建的单位电容值基本为1fF，这就说明相同位数的电容阵列的总电容值减少到五分之一，电平建立时间大大缩短，故而采用四位1.5比特的十位逐次逼近型比较器，硬件的消耗和延迟更大。该设计采用一个六位子数模转换器108生成参考电压，不仅消耗了一定面积和功耗，且容易干扰逐次逼近型比较器的电容阵列102上的电平建立，有可能引入失调，在高频情况下影响更大。这也就限制了这种结构下的逐次逼近型比较器的速率。
技术实现思路
本专利技术的目的在于提出一种新型基于可控非对称动态比较器的1.5比特冗余加速逐次逼近型模数转换器的结构。其特点在于在第一位之后引入了1.5比特冗余加速的技术，在MSB的电容底极板电平翻转之后，电容阵列顶极板电平尚未完全建立之时将顶极板电平交叉输入两个可控非对称动态比较器，进行比较，根据结果选择将该组电容的底极板接参考电压高电平、参考电压低电平或者是维持共模电平。本专利技术引入的1.5比特冗余加速技术，不仅缩短了等待前几位建立完全的时间，加快了模数转换器的转换速率，而且还增加了冗余度，减少误码、失码，提高精度。本专利技术提供的基于可控非对称动态比较器的1.5比特冗余加速逐次逼近型模数转换器，其结构如图2所示。其电路包含：两个相同的栅压自举开关201，一组对称的N位二进制电容阵列202，两个可控非对称动态比较器205、206，一个普通动态比较器207和SAR ADC的数字逻辑电路模块208；其中：栅压自举开关201含有一个信号输入端，一个时钟输入端，一个输出端；N位二进制电容阵列202中含N组电容，其中第N组电容值与第N-1组电容值相等，均为单位电容，从第N-1组到第一组，电容值二倍等比递增；每一组电容的顶极板互联接节点203、204，每一组电容的底极板接三组传输门开关210、211；每个传输门210、211包含一N型场效应晶体管和一P型场效应晶体管，两者沟道平行排布，两者的漏极端相互连接构成传输门电路的漏极端，源极端相互连接构成传输门电路的源极端，N型场效应晶体管的栅极端构成传输门电路的N栅极端，P型场效应晶体管的栅极端构成传输门电路的P栅极端；每个可控非对称动态比较器205、206具有一个正输入端、一负输入端、一个时钟输入端、一正输出端和一负输出端；每个普通动态比较器207有两个不分极性的输入端，一个时钟控制端，有两个相对应的输出端；SAR ADC的数字逻辑电路模块208包含：时钟产生模块，根据三个比较器的数据流产生时钟信号222、223；数字逻辑处理模块，用于产生N位二进制电容阵列202底极板电平翻转的逻辑控制信号220、221以及寄存器模块存储输出数据码；本专利技术中，两个栅压自举开关信号输入分别接差分信号输入，时钟输入端均接整个逐次逼近型比较器的外部控制时钟，及采样保持时钟，输出端接对称的N位二进制电容阵列202的顶极板和节点203、204，采样阶段将输入信号采集在电容阵列顶极板上后开关断开，电压值保存在电容阵列的顶极板上；本专利技术中，N位二进制电容阵列202中每一组电容的顶极板互联接栅压自举开关201、两个可控非对称动态比较器的输入端205、206、一个普通动态比较器的输入端207和节点203、204；每一组电容的底极板接三组传输门开关210、211，由SAR本文档来自技高网...

【技术保护点】
一种基于可控非对称动态比较器的1.5比特冗余加速逐次逼近型模数转换器，其特征在于，其电路包含：两个相同的栅压自举开关(201)，一组对称的N位二进制电容阵列(202)，两个可控非对称动态比较器(205、206)，一个普通动态比较器(207)和SAR ADC的数字逻辑电路模块(208)；其中：栅压自举开关（201）含有一个信号输入端，一个时钟输入端，一个输出端；N位二进制电容阵列(202)中含N组电容，其中，第N组电容值与第N‑1组电容值相等，均为单位电容，从第N‑1组到第一组，电容值二倍等比递增；每一组电容的顶极板互联接两个节点（203、204），每一组电容的底极板接三组传输门开关(210、211)；每个传输门开关（210、211）包含一N型场效应晶体管和一P型场效应晶体管，两者沟道平行排布，两者的漏极端相互连接构成传输门电路的漏极端，源极端相互连接构成传输门电路的源极端，N型场效应晶体管的栅极端构成传输门电路的N栅极端，P型场效应晶体管的栅极端构成传输门电路的P栅极端；每个可控非对称动态比较器（205、206）具有一个正输入端、一负输入端、一个时钟输入端、一正输出端和一负输出端；每个普通动态比较器（207）有两个不分极性的输入端，一个时钟控制端，有两个相对应的输出端；SAR ADC的数字逻辑电路模块（208）包含：时钟产生模块，根据三个比较器的数据流产生时钟信号（222、223）；数字逻辑处理模块，用于产生N位二进制电容阵列（202）底极板电平翻转的逻辑控制信号（220、221）以及寄存器模块存储输出数据码。...

【技术特征摘要】
1. 一种基于可控非对称动态比较器的1.5比特冗余加速逐次逼近型模数转换器，其特征在于，其电路包含：两个相同的栅压自举开关(201)，一组对称的N位二进制电容阵列(202)，两个可控非对称动态比较器(205、206)，一个普通动态比较器(207)和SAR ADC的数字逻辑电路模块(208)；其中：栅压自举开关（201）含有一个信号输入端，一个时钟输入端，一个输出端；N位二进制电容阵列(202)中含N组电容，其中，第N组电容值与第N-1组电容值相等，均为单位电容，从第N-1组到第一组，电容值二倍等比递增；每一组电容的顶极板互联接两个节点（203、204），每一组电容的底极板接三组传输门开关(210、211)；每个传输门开关（210、211）包含一N型场效应晶体管和一P型场效应晶体管，两者沟道平行排布，两者的漏极端相互连接构成传输门电路的漏极端，源极端相互连接构成传输门电路的源极端，N型场效应晶体管的栅极端构成传输门电路的N栅极端，P型场效应晶体管的栅极端构成传输门电路的P栅极端；每个可控非对称动态比较器（205、206）具有一个正输入端、一负输入端、一个时钟输入端、一正输出端和一负输出端；每个普通动态比较器（207）有两个不分极性的输入端，一个时钟控制端，有两个相对应的输出端；SAR ADC的数字逻辑电路模块（208）包含：时钟产生模块，根据三个比较器的数据流产生时钟信号（222、223）；数字逻辑处理模块，用于产生N位二进制电容阵列（202）底极板电平翻转的逻辑控制信号（220、221）以及寄存器模块存储输出数据码。2.如权利要求1所述的基于可控非对称动态比较器的1.5比特冗余加速逐次逼近型比较器，其特征在于，两个栅压自举开关信号输入分别接差分信号输入，时钟输入端均接整个逐次逼近型比较器的外部控制时钟，及采样保持时钟，输出端接对称的N位二进制电容阵列（202）的顶极板和两个节点（203、204），采样阶段将输入信号采集在电容阵列顶极板上后开关断开，电压值保存在电容阵列的顶极板上。3. 如权利要求2所述的基于可控非对称动态比较器的1.5比特冗余加速逐次逼近型比较器，其特征在于，N位二进制电容阵列（202）中每一组电容的顶极板互联接栅压自举开关(201)、两个可控非对称动态比较器的输入端（205、206）、一个普通动态比较器的输入端（207）和节点（203、204）；每一组电容的底极板接三组传输门开关(210、211)，由SAR ADC的逻辑电路模块（208）产生的逻辑控制接参考电压高电平、参考电压低电平或共模电平；这样，每一位电容阵列顶极板电平的比较结果经由SAR ADC的逻辑电路模块（208）处理产生电容底极板电平翻转控制信号（220、221），控制当位的电容组的底极板接参考电压高电平、参考电压低电平或共模电平，以在电容阵列顶极板上产生下一位的比较电平。4. 如权利要求3所述的基于可控非对称动态比较器的1.5比特冗余加速逐次逼近型比较器，其特征在于，两个可控非对称性动态比较器（205、206）的正负输入端交叉输入N位二进制电容阵列（202）的两个顶极板电压，及交叉接入两个节点（203、204）；时钟输入接SAR ADC的逻辑电路模块（208）产生的控制信号（220、221），控制可控非对称性动态比较器（205、206）的开断；可控非对称性比较器（205、206）利用比较器内锁存器的负载非对称或者是比较器的输入对管阈值的非对称，在比较器的一侧输入信号上叠加一个可调参考电压，这样的接法相当于将N位二进制电容阵列（202）两个顶极板...

【专利技术属性】
技术研发人员：任俊彦，王晶晶，陈迟晓，陈勇臻，许俊，叶凡，李宁，徐荣金，李倩倩，
申请(专利权)人：复旦大学，
类型：发明
国别省市：上海;31