A trigger circuit includes a first gate gate, second gate circuit and gate level triggered D latch, the gate connected with the input terminal of the D latch data input as the trigger input R, the gate or gate is connected with the output end of an input, or another input as trigger input S or D is connected with the output end of the latch clock signal input, D output latch end trigger output end Q, trigger not to input signal constraints; a PWM circuit comprising a trigger, comprises a vibration unit and a comparison unit, the output end is connected with the trigger end oscillation unit for providing S the trigger set the first trigger signal as a trigger, a comparison unit is connected with the output end of the trigger R end for providing second trigger signal to trigger reset trigger; two input unit The utility model has the advantages of simple structure, quick response, high control precision, safety and reliability, and has good application prospect.
【技术实现步骤摘要】
本专利技术属于电子控制
,具体涉及触发器及PWM调制电路。
技术介绍
随着电子技术的发展,出现了多种PWM技术,通过调整PWM的周期、PWM的占空比而实现对输出量的控制。其一是通过硬件电路实现,但其电路结构较为复杂,对于直接采用SR触发器进行PWM调制时,SR触发器存在输入信号的约束条件,使电路较容易出现误动作或者失控。其二是通过软件实现,电路仍较为复杂,而且软件调整PWM的速度较慢,控制精度较低,若想达到较高的控制精度,则需采用位数更多的单片机,这会使成本上升,同时软件单元的抗电磁干扰能力较差,对供电环境要求较高。因此,有必要设计电路较为简单的具有快速响应能力、抗干扰性较强、消除输入信号约束条件的触发器,以及采用所述触发器的PWM电路。
技术实现思路
为解决上述问题,本专利技术提供了触发器及PWM电路。依据本专利技术的第一方面,提供了第一种触发器,包括第一门电路、第二门电路和D锁存器,所述第一门电路输入端连接所述D锁存器的数据输入端作为所述触发器的信号输入端R,所述第一门电路的输出端连接所述第二门电路的一个输入端,所述第二门电路另一输入端作为所述触发器的信号输入端S,所述第二门电路输出端连接所述D锁存器的时钟信号输入端,所述D锁存器的输出端作为所述触发器的输出端Q,所述第一门电路为非门,所述第二门电路为或门或为与非门,所述D锁存器为高电平触发的D锁存器。依据本专利技术的第二方面,提供了第二种触发器,包括第一门电路、第二门电路和D锁存器,所述第一门电路输入端连接第二门电路的一个输入端作为所述触发器的信号输入端R,所述第一门电路的输出端连接所述D锁存器的 ...
【技术保护点】
一种触发器,其特征在于包括第一门电路、第二门电路和D锁存器,所述第一门电路输入端连接所述D锁存器的数据输入端作为所述触发器的信号输入端R,所述第一门电路输出端连接所述第二门电路的一个输入端,所述第二门电路另一输入端作为所述触发器的信号输入端S,所述第二门电路输出端连接所述D锁存器的时钟信号输入端,所述D锁存器的输出端作为所述触发器的输出端Q,所述第一门电路为非门,所述第二门电路为或门或为与非门,所述D锁存器为高电平触发的D锁存器。
【技术特征摘要】
1.一种触发器,其特征在于包括第一门电路、第二门电路和D锁存器,所述第一门电路输入端连接所述D锁存器的数据输入端作为所述触发器的信号输入端R,所述第一门电路输出端连接所述第二门电路的一个输入端,所述第二门电路另一输入端作为所述触发器的信号输入端S,所述第二门电路输出端连接所述D锁存器的时钟信号输入端,所述D锁存器的输出端作为所述触发器的输出端Q,所述第一门电路为非门,所述第二门电路为或门或为与非门,所述D锁存器为高电平触发的D锁存器。2.一种触发器,其特征在于包括第一门电路、第二门电路和D锁存器,所述第一门电路输入端连接第二门电路的一个输入端作为所述触发器的信号输入端R,所述第一门电路的输出端连接所述D锁存器的数据输入端,所述第二门电路另一输入端作为所述触发器的信号输入端S,所述第二门电路输出端连接所述D锁存器的时钟信号输入端,所述D锁存器的输出端作为所述触发器的输出端Q,所述第一门电路为非门,所述第二门电路为或门或为与非门,所述D锁存器为高电平触发的D锁存器。3.一种触发器,其特征在于包括第一门电路、第二门电路和D锁存器,所述第一门电路输入端连接所述D锁存器的数据输入端作为所述触发器的信号输入端R,所述第一门电路输出端连接所述第二门电路的一个输入端,所述第二门电路另一输入端作为所述触发器的信号输入端S,所述第二门电路输出端连接所述D锁存器的时钟信号输入端,所述D锁存器的输出端作为所述触发器的输出端Q,所述第一门电路为非门,所述第二门电路为或非门或为与门,所述D锁存器为低电平触发的D锁存器。4.一种触发器,其特征在于包括第一门电路、第二门电路和D锁存器,所述第一门电路输入端连接第二门电路的一个输入端作为所述触发器的信号输入端R,所述第一...
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