【技术实现步骤摘要】
本专利技术涉及半导体，具体涉及一种版图效应测试结构、版图效应测试芯片及测试方法。
技术介绍
1、版图效应(layout dependent effect，lde)，又被称为工艺效应，是实际工艺制程对器件应力、载流子迁移率等参数的影响。lde对器件参数的影响，可以改变器件的阈值电压、饱和电流等属性，继而在数字电路层面，会影响数字电路的速度、功耗和可靠性等，最终影响芯片的性能、功耗和面积(简称ppa)。
2、随着节点的不断缩小，相较于平面工艺，lde对鳍式场效应晶体管(finfet)器件的影响更为显著。lde的种类繁多，产生原因复杂，且多种lde效应往往存在互相关联，对器件的影响也大相径庭。
3、传统lde的测试方法，是基于单个finfet器件的，对于每个需要lde测试的finfet器件，均需要在该需要lde测试的finfet器件周围构建相应测试环境，并连接到电极上，形成测试电路。采用该方案，需要设计人员具有丰富的经验，且工作量庞大，导致lde测试效率低。
技术实现思路
1、本专利技术要解决的问题是：如何提高lde测试效率。
2、为解决上述问题，本专利技术实施例提供了一种版图效应测试结构，所述版图效应测试结构包括：至少一个版图单元阵列，所述版图单元阵列包括：
3、待测器件版图单元；
4、以及若干个填充版图单元；
5、所述若干个填充版图单元围绕所述待测器件版图单元分布；
6、其中，所述待测器件版图单元包括
7、可选地，所述待测器件版图单元的版图结构，与所述填充版图单元的版图结构相同。
8、可选地，所述待测器件版图单元位于所述版图单元阵列的中央，与所述待测器件版图单元同行的填充版图单元为虚拟版图单元，所述虚拟版图单元等效为源漏短接的电容结构。
9、可选地，所述待测器件为第一nmos管；所述第一pmos管短路连接，所述第一nmos管连接电极。
10、可选地，所述待测器件为第一pmos管；所述第一nmos管短路连接，所述第一pmos管连接电极。
11、可选地，所述待测器件为反相器；所述第一pmos管漏极与所述第一nmos管的漏极连接，并与第一电极连接，所述第一nmos管的源极接地，所述第一pmos管的源极通过连接电源电压输入端；所述第一pmos管及第一nmos管的栅极与第二电极连接。
12、可选地，所述版图效应测试结构包括奇数个版图单元阵列；各所述版图单元阵列的待测器件版图单元之间电性连接，使得所述待测器件为环形振荡器。
13、可选地，所述奇数个版图单元阵列中的，所有第一nmos管的源极接地，所有第一pmos管的源极连接电源电压输入端；每个待测器件版图单元中第一pmos管的漏极及第一nmos管的漏极相连接，再与下一待测器件版图单元中第一pmos管的栅极和第一nmos管的栅极连接。
14、本专利技术实施例还提供了一种版图效应测试芯片，所述版图效应测试芯片采用上述任一种的版图效应测试结构制造形成。
15、本专利技术实施例还提供了一种版图效应测试方法，所述方法包括：提供多个上述的版图效应测试芯片，多个所述版图效应测试芯片满足预设条件；利用多个所述版图效应测试芯片，对与所述预设条件对应的预设类型的版图效应进行测试。
16、可选地，多个所述版图效应测试芯片的扩散区长度不同；所述预设类型的版图效应为扩散区长度效应。
17、可选地，多个所述版图效应测试芯片中栅极切割位置不同；所述预设类型的版图效应为栅极切割效应。
18、与现有技术相比，本专利技术实施例的技术方案具有以下优点：
19、应用本专利技术的方案，在待测器件版图单元设置有填充版图单元，由填充版图单元为标准单元，故可以再现数字芯片中lde环境。由于填充版图单元没有cmos电学特性，故将填充版图单元设置在待测器件版图单元周围，可以避免待测器件版图单元的lde测试受到测试线路的干扰和影响。并且，在本专利技术中，同一待测器件版图单元中，不仅包括第一pmos管，还包括第一nmos管，第一pmos管及第一nmos管之间的连接，与待测器件的需求相匹配，由此通过不同的电性连接，利用同一版图效应测试结构，不仅可以实现对单个mos管器件的版图效应测试，还可以实现对其它由mos管构成的器件的版图效应测试，无需为每个待测器件均设置相应lde环境，测试结构更加简单，对测试人员的要求降低，还降低了工作量，有效提高测试效率。此外，由于待测器件版图单元及填充版图单元均为标准单元，故利用该版图效应测试结构对标准单元进行测试时，可以综合考量因标准单元架构引入的版图效应，由此可以更全面地测试版图效应对待测器件的影响，并且，只要符合标准单元架构的待测器件，都可以采用本专利技术中测试结构测量版图效应，适用平面工艺和finfet工艺各个节点，适用性更强。
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1.一种版图效应测试结构，其特征在于，包括：至少一个版图单元阵列，所述版图单元阵列包括：
2.如权利要求1所述的版图效应测试结构，其特征在于，所述待测器件版图单元的版图结构，与所述填充版图单元的版图结构相同。
3.如权利要求1所述的版图效应测试结构，其特征在于，所述待测器件版图单元位于所述版图单元阵列的中央，与所述待测器件版图单元同行的填充版图单元为虚拟版图单元，所述虚拟版图单元等效为源漏短接的电容结构。
4.如权利要求1或3所述的版图效应测试结构，其特征在于，所述待测器件为第一NMOS管；所述第一PMOS管短路连接，所述第一NMOS管连接电极。
5.如权利要求1或3所述的版图效应测试结构，其特征在于，所述待测器件为第一PMOS管；所述第一NMOS管短路连接，所述第一PMOS管连接电极。
6.如权利要求1或3所述的版图效应测试结构，其特征在于，所述待测器件为反相器；所述第一PMOS管漏极与所述第一NMOS管的漏极连接，并与第一电极连接，所述第一NMOS管的源极接地，所述第一PMOS管的源极通过连接电源电压输入端；所述第一
7.如权利要求1或3所述的版图效应测试结构，其特征在于，所述版图效应测试结构包括奇数个版图单元阵列；各所述版图单元阵列的待测器件版图单元之间电性连接，使得所述待测器件为环形振荡器。
8.如权利要求7所述的版图效应测试结构，其特征在于，所述奇数个版图单元阵列中的，所有第一NMOS管的源极接地，所有第一PMOS管的源极连接电源电压输入端；每个待测器件版图单元中第一PMOS管的漏极及第一NMOS管的漏极相连接，再与下一待测器件版图单元中第一PMOS管的栅极和第一NMOS管的栅极连接。
9.一种版图效应测试芯片，其特征在于，采用权利要求1至8任一项所述的版图效应测试结构制造形成。
10.一种版图效应测试方法，其特征在于，包括：
11.如权利要求10所述的版图效应测试方法，其特征在于，多个所述版图效应测试芯片的扩散区长度不同；所述预设类型的版图效应为扩散区长度效应。
12.如权利要求11所述的版图效应测试方法，其特征在于，多个所述版图效应测试芯片中栅极切割位置不同；所述预设类型的版图效应为栅极切割效应。
...【技术特征摘要】
1.一种版图效应测试结构，其特征在于，包括：至少一个版图单元阵列，所述版图单元阵列包括：
2.如权利要求1所述的版图效应测试结构，其特征在于，所述待测器件版图单元的版图结构，与所述填充版图单元的版图结构相同。
3.如权利要求1所述的版图效应测试结构，其特征在于，所述待测器件版图单元位于所述版图单元阵列的中央，与所述待测器件版图单元同行的填充版图单元为虚拟版图单元，所述虚拟版图单元等效为源漏短接的电容结构。
4.如权利要求1或3所述的版图效应测试结构，其特征在于，所述待测器件为第一nmos管；所述第一pmos管短路连接，所述第一nmos管连接电极。
5.如权利要求1或3所述的版图效应测试结构，其特征在于，所述待测器件为第一pmos管；所述第一nmos管短路连接，所述第一pmos管连接电极。
6.如权利要求1或3所述的版图效应测试结构，其特征在于，所述待测器件为反相器；所述第一pmos管漏极与所述第一nmos管的漏极连接，并与第一电极连接，所述第一nmos管的源极接地，所述第一pmos管的源极通过连接电源电压输入端；所述第一pmos管及第一n...
【专利技术属性】
技术研发人员：郁扬，雷传震，魏路瑶，钱茂程，王代平，
申请(专利权)人：中芯国际集成电路制造上海有限公司，
类型：发明
国别省市：
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