嵌入逻辑电路的分离栅极式存储器及存储器组的制作方法技术

本发明专利技术提供一种嵌入逻辑电路的分离栅极式快闪存储器的制作方法，与单独的分离栅极式快闪存储器形成方法相比，再经过一次多晶硅淀积、一次氧化硅淀积、二次蚀刻、一次流体材料覆盖，即可形成。本发明专利技术还提供一种嵌入逻辑电路的分离栅极式快闪存储器组的制作方法。采用本发明专利技术的技术方案，可以在一块集成电路上制作分离栅极式快闪存储器、高压晶体管、逻辑晶体管；这使得三者的密度增大，集成化程度高，运行速度更快，同时集成芯片更小，从而降低了每个集成芯片的成本，且应用更广泛。此外，上述的嵌入逻辑电路的分离栅极式快闪存储器形成过程中，高压晶体管与逻辑晶体管的栅极没有经过刻蚀处理，因此缺陷少，可以满足两者对栅极质量的要求。

【技术实现步骤摘要】

本专利技术涉及半导体
，尤其涉及一种嵌入逻辑电路的分离栅极式快闪存储器及嵌入逻辑电路的分离栅极式快闪存储器组的制作方法。
技术介绍
随机存储器，例如DRAM与SRAM，在使用过程中存在掉电后所存储的数据丢失的问题。为了克服这个问题，人们已经设计并开发了多种非易失性存储器。最近，基于浮栅概念的闪存由于其具有小的单元尺寸和良好的工作性能已成为最通用的非易失性存储器。非易失性存储器主要包括两种基本的结构堆叠栅极(stack gate)结构和分离栅极式(split gate)结构。堆叠栅极结构存储器包括依序形成于衬底上的遂穿氧化物层、存储电子的浮置栅极多晶娃层(ploy I)、氧化物/氮化物/氧化物(oxide-nitride-oxide,0N0)叠层和控制电子存储和释放的控制栅极多晶硅层(Ploy 2)。分离栅极式结构存储器也包括形成于衬底上的遂穿氧化物层、存储电子的浮置栅极多晶硅层(ploy I)、氧化物/氮化物/氧化物(oxide-nitride-oxide, 0N0)叠层和控制电子存储和释放的控制栅极多晶娃层(ploy 2),但与堆叠栅极结构存储器不同的是，分离栅极式结构还在堆叠栅极结构的一侧形成作为擦除栅极(erase gate)多晶娃层(ploy 3)。在存储和擦写性能上,分离栅极式结构存储器避免堆叠栅极结构存储器的过度擦写问题。在向分离栅极式快闪存储器写入和/或擦除数据时，通常使用相对于电源电压Vcc的高电压，源漏区形成热载流子通道，电子载流子遂穿过隔绝浮栅与源漏区的氧化层注入浮栅或从浮栅中抽出。通常，分离栅极式快闪存储器为实现一定功能，周围会存在外围电路(PeripheryCircuit)，主要为逻辑电路，包括高压晶体管与逻辑晶体管。分离栅极式快闪存储器的控制栅极电连接至字线，分离栅极式快闪存储器的源/漏区电连接至位线。该字线电连接至行译码器且位线电连接至读/写电路。行译码器用来选择多条字线中的一条且向被选中的字线施加字线电压。该字线电压为施加到字线用于执行读、写和/或擦除操作的电压。读/写电路用来选择多条位线中的一条并向被选中的位线施加位线电压。该位线电压为施加到位线用于执行写、擦除和/或读操作的电压。此外，读/写电路还电连接至被选中的字线和被选中的位线，可以通过被选中的位线输出存储单元的数据。该行译码器典型地包括至少一个高压晶体管，其被配置为控制字线的电压，而读/写电路典型地包括至少一个高压晶体管，其被配置为控制位线的电压。因此，高压晶体管的击穿特性应该具有能够承受该字线电压和位线电压。如果将分离栅极式快闪存储器、高压晶体管、逻辑晶体管都做在分立的集成芯片上，整个存储器的运行速度会受到快闪存储器和外围电路间的信号传输带宽限制。目前，现有技术中也有将分离栅极式快闪存储器嵌入高压晶体管的集成电路，也有将分离栅极式快闪存储器嵌入逻辑晶体管的集成电路。在嵌入逻辑电路的分离栅极式快闪存储器技术逐渐成熟，存储速度不断加快、成本逐渐下降的发展过程中，人们开始对其制作方法提出了新的要求。所述新的要求包括需要提供一种新的嵌入逻辑电路的分离栅极式快闪存储器做法，使得分离栅极式快闪存储器、高压晶体管、逻辑晶体管的密度增大，集成化程度高，运行速度更快，同时集成芯片更小，从而降低了每个集成芯片的成本，且应用更广泛。
技术实现思路
本专利技术实现的目的是提供一种新的嵌入逻辑电路的分离栅极式快闪存储器的制作方法，使得分离栅极式快闪存储器、高压晶体管、逻辑晶体管的密度增大，集成化程度高，运行速度更快，同时集成芯片更小，从而降低了每个集成芯片的成本，且应用更广泛。为实现上述目的，本专利技术提供一种嵌入逻辑电路的分离栅极式快闪存储器的制作方法，所述制作方法包括 提供半导体基底，所述半导体基底包括三个区域用以形成分离栅极式快闪存储器的第一区域，用以形成高压晶体管的第二区域，用于形成逻辑晶体管的第三区域；在所述半导体基底上形成第一绝缘层；在第一区域的第一绝缘层上依次形成浮置栅极、第二绝缘层、控制栅极、硬掩模层，所述浮置栅极、第二绝缘层、控制栅极、硬掩模层侧面覆盖侧墙；在第二区域与第三区域的第一绝缘层及第一区域上淀积第一多晶硅层，所述第一多晶硅层厚度为逻辑晶体管栅极所需厚度；在第一多晶硅层上淀积氧化硅层，所述氧化硅层厚度小于逻辑晶体管栅极所需厚度；保留第三区域上的氧化硅层，去除掉第一区域与第二区域的氧化硅层；在所述第一多晶硅层及氧化硅层上淀积第二多晶硅层，所述第二多晶硅层厚度为高压晶体管栅极所需厚度与逻辑晶体管栅极所需厚度的差值；在所述第二多晶硅层上形成流体材料层；采用光刻胶保护第二区域的第二多晶硅层及第三区域的第二多晶硅层，利用干法刻蚀至暴露出硬掩模层；去除光刻胶残留物及流体材料残留物；采用光刻胶保护第一区域上的硬掩膜层与第二多晶硅层及第二区域的第二多晶硅层，利用干法刻蚀至暴露出第三区域的氧化硅层；去除光刻胶残留物及第三区域的氧化硅层；蚀刻形成分离栅极式快闪存储器的字线栅、高压晶体管所需的栅极及逻辑晶体管所需的栅极。可选地，所述流体材料层为有机底部抗反射材料。可选地，利用干法刻蚀至暴露出硬掩模层步骤中，所述干法刻蚀采用的刻蚀气体为对流体材料与多晶硅刻蚀比为54的刻蚀气体。可选地，所述刻蚀气体的主刻蚀气体为C12、HBr, SF6, CF4, CHF3> CH2F2中的至少两种，辅助刻蚀气体为Ar、O2中的至少一种。本专利技术还提供一种嵌入逻辑电路的分离栅极式快闪存储器组的制作方法，所述嵌入逻辑电路的分离栅极式快闪存储器组包括含一对同样尺寸的嵌入逻辑电路的分离栅极式快闪存储器，所述制作方法包括提供半导体基底，所述半导体基底包括六个区域用以分别形成一个分离栅极式快闪存储器的第一区域与第四区域，用以分别形成一个高压晶体管的第二区域与第五区域，用于分别形成一个逻辑晶体管的第三区域与第六区域；所述第一区域与第四区域相邻;在所述半导体基底上形成第一绝缘层；在第一区域与第四区域的第一绝缘层上各形成一对依次叠加的浮置栅极、第二绝缘层、控制栅极、硬掩模层，所述浮置栅极、第二绝缘层、控制栅极、硬掩模层侧面覆盖侧 j-jfem ;在第二区域与第三区域与第五区域与第六区域的第一绝缘层及第一区域与第四区域上淀积第一多晶硅层，所述第一多晶硅层厚度为逻辑晶体管栅极所需厚度；在第一多晶硅层上淀积氧化硅层，所述氧化硅层厚度小于逻辑晶体管栅极所需厚度；保留第三区域与第六区域上的氧化硅层，去除掉第一区域与第二区域与第四区域与第五区域的氧化硅层；在所述第一多晶硅层及氧化硅层上淀积第二多晶硅层，所述第二多晶硅层厚度为高压晶体管栅极所需厚度与逻辑晶体管栅极所需厚度的差值；在第二多晶硅层上形成流体材料，相邻的依次叠加的浮置栅极、第二绝缘层、控制栅极、硬掩模层间的第二多晶硅层的最低处的流体材料的厚度不小于所述依次叠加的浮置栅极、第二绝缘层、控制栅极、硬掩模层的高度之和与第一多晶硅层和第二多晶硅层厚度之和的差值；采用光刻胶保护第二区域与第五区域的第二多晶硅层及第三区域与第六区域的第二多晶硅层，利用干法刻蚀至暴露出硬掩模层；去除光刻胶残留物及流体材料残留物；采用光刻胶保护第一区域与第四区域上的硬掩膜层与第二多晶硅层及第二区域与第五区域的第二多晶硅层，利用干法刻蚀至暴露出第本文档来自技高网...

【技术保护点】
一种嵌入逻辑电路的分离栅极式快闪存储器的制作方法，其特征在于，所述制作方法包括：提供半导体基底，所述半导体基底包括三个区域：用以形成分离栅极式快闪存储器的第一区域，用以形成高压晶体管的第二区域，用于形成逻辑晶体管的第三区域；在所述半导体基底上形成第一绝缘层；在第一区域的第一绝缘层上依次形成浮置栅极、第二绝缘层、控制栅极、硬掩模层，所述浮置栅极、第二绝缘层、控制栅极、硬掩模层侧面覆盖侧墙；在第二区域与第三区域的第一绝缘层及第一区域上淀积第一多晶硅层，所述第一多晶硅层的厚度为逻辑晶体管栅极所需厚度；在第一多晶硅层上淀积氧化硅层，所述氧化硅层厚度小于逻辑晶体管栅极所需厚度；保留第三区域上的氧化硅层，去除掉第一区域与第二区域的氧化硅层；在所述第一多晶硅层及氧化硅层上淀积第二多晶硅层，所述第二多晶硅层厚度为高压晶体管栅极所需厚度与逻辑晶体管栅极所需厚度的差值；在所述第二多晶硅层上形成流体材料层；采用光刻胶保护第二区域的第二多晶硅层及第三区域的第二多晶硅层，利用干法刻蚀至暴露出硬掩模层；去除光刻胶残留物及流体材料残留物；采用光刻胶保护第一区域上的硬掩膜层与第二多晶硅层及第二区域的第二多晶硅层，利用干法刻蚀至暴露出第三区域的氧化硅层；去除光刻胶残留物及第三区域的氧化硅层；蚀刻形成分离栅极式快闪存储器的字线栅、高压晶体管所需的栅极及逻辑晶体管所需的栅极。...

【技术特征摘要】

【专利技术属性】
技术研发人员：王友臻，周儒领，
申请(专利权)人：中芯国际集成电路制造上海有限公司，
类型：发明
国别省市：