嵌入逻辑电路的分离栅极式存储器及存储器组的制作方法技术

本发明专利技术提供一种嵌入逻辑电路的分离栅极式快闪存储器的制作方法，与单独的分离栅极式快闪存储器形成方法相比，再经过一次多晶硅淀积、一次氧化硅淀积、二次蚀刻、一次流体材料覆盖，即可形成。本发明专利技术还提供一种嵌入逻辑电路的分离栅极式快闪存储器组的制作方法。采用本发明专利技术的技术方案，可以在一块集成电路上制作分离栅极式快闪存储器、高压晶体管、逻辑晶体管；这使得三者的密度增大，集成化程度高，运行速度更快，同时集成芯片更小，从而降低了每个集成芯片的成本，且应用更广泛。此外，上述的嵌入逻辑电路的分离栅极式快闪存储器形成过程中，高压晶体管与逻辑晶体管的栅极没有经过刻蚀处理，因此缺陷少，可以满足两者对栅极质量的要求。

【技术实现步骤摘要】

本专利技术涉及半导体
，尤其涉及一种嵌入逻辑电路的分离栅极式快闪存储器及嵌入逻辑电路的分离栅极式快闪存储器组的制作方法。
技术介绍
随机存储器，例如DRAM与SRAM，在使用过程中存在掉电后所存储的数据丢失的问题。为了克服这个问题，人们已经设计并开发了多种非易失性存储器。最近，基于浮栅概念的闪存由于其具有小的单元尺寸和良好的工作性能已成为最通用的非易失性存储器。非易失性存储器主要包括两种基本的结构堆叠栅极(stack gate)结构和分离栅极式(split gate)结构。堆叠栅极结构存储器包括依序形成于衬底上的遂穿氧化物层、存储电子的浮置栅极多晶娃层(ploy I)、氧化物/氮化物/氧化物(oxide-nitride-oxide,0N0)叠层和控制电子存储和释放的控制栅极多晶硅层(Ploy 2)。分离栅极式结构存储器也包括形成于衬底上的遂穿氧化物层、存储电子的浮置栅极多晶硅层(ploy I)、氧化物/氮化物/氧化物(oxide-nitride-oxide, 0N0)叠层和控制电子存储和释放的控制栅极多晶娃层(ploy 2),但与堆叠栅极结构存储器不同的是，分离栅极式结构还在本文档来自技高网...

【技术保护点】
一种嵌入逻辑电路的分离栅极式快闪存储器的制作方法，其特征在于，所述制作方法包括：提供半导体基底，所述半导体基底包括三个区域：用以形成分离栅极式快闪存储器的第一区域，用以形成高压晶体管的第二区域，用于形成逻辑晶体管的第三区域；在所述半导体基底上形成第一绝缘层；在第一区域的第一绝缘层上依次形成浮置栅极、第二绝缘层、控制栅极、硬掩模层，所述浮置栅极、第二绝缘层、控制栅极、硬掩模层侧面覆盖侧墙；在第二区域与第三区域的第一绝缘层及第一区域上淀积第一多晶硅层，所述第一多晶硅层的厚度为逻辑晶体管栅极所需厚度；在第一多晶硅层上淀积氧化硅层，所述氧化硅层厚度小于逻辑晶体管栅极所需厚度；保留第三区域上的氧化硅层，...

【技术特征摘要】

【专利技术属性】
技术研发人员：王友臻，周儒领，
申请(专利权)人：中芯国际集成电路制造上海有限公司，
类型：发明
国别省市：