半导体结构及其制造方法技术

本发明专利技术公开一种半导体结构及其制造方法，该制造方法包括：首先提供基底，且基底上已形成有具有第一开口与第二开口的介电层。第一开口与第二开口是暴露出部分的基底，而第一开口两侧的基底中已分别形成有第一掺杂区，第二开口两侧的基底中则分别形成有第二掺杂区。而且，第一开口与第二开口底部已覆盖有栅极介电层。栅极介电层包括依序形成在基底上的高介电常数材料层与阻障层。接着，在第二开口内的栅极介电层上形成牺牲层，然后再形成第一功函数金属层覆盖第一开口内的栅极介电层以及第二开口内的牺牲层。之后，移除第二开口内的第一功函数金属层与牺牲层。

【技术实现步骤摘要】
半导体结构及其制造方法
本专利技术涉及一种半导体结构及其制造方法，且特别是涉及一种可改善金属栅极晶体管的电性表现的半导体结构及其制造方法。
技术介绍
在半导体产业中，由于多晶硅材料具有抗热性质，因此在制作传统金属氧化物半导体(MOS)晶体管时通常会使用多晶硅材料来作为晶体管的栅极电极，使其源极与漏极区域得以在高温下一起进行退火。其次，由于多晶硅能够阻挡以离子注入所掺杂的原子进入沟道区域，因此在栅极图案化之后能容易地形成自行对准的源极与漏极区域。然而，随着半导体元件的尺寸持续微缩，传统MOS晶体管的结构开始面临到新的考验。首先，与大多数金属材料相比，多晶硅栅极是以较高电阻值的半导体材料所形成，因此多晶硅栅极所提供的操作速率会比金属栅极为低。此外，多晶硅栅极容易产生耗层效应(depletioneffect)。由于掺杂浓度上的限制，当多晶硅栅极受到偏压时，缺乏载流子，使靠近多晶硅栅极与栅极介电层的介面上就容易产生耗层区。该耗层效应除了会使等效的栅极介电层厚度增加，又同时造成栅极电容值下降，进而导致元件驱动能力衰退等困境。故目前便有研制生产新的栅极材料，例如利用功函数(workfunction)金属来取代传统的多晶硅栅极。其次，随着半导体元件的尺寸持续微缩，传统MOS晶体管的栅极介电层厚度也随之渐薄。然而，微薄的二氧化硅层或氮氧化硅层容易导致电子的穿隧效应(tunnelingeffect)，因而产生漏电流过大的物理限制。为了有效延展逻辑元件的世代演进，MOS晶体管的栅极介电层开始采用高介电常数(以下简称为High-K)材料，以降低物理极限厚度，并且在相同的等效氧化厚度(equivalentoxidethickness，以下简称为EOT)下，有效降低漏电流，并达成等效电容以控制沟道开关等优点。功函数金属栅极一方面需要与N型金属氧化物半导体(N-typemetaloxidesemiconductor，NMOS)晶体管搭配，另一方面则需与P型金属氧化物半导体(P-typemetaloxidesemiconductor，PMOS)晶体管搭配，因此使得相关元件的整合技术以及工艺控制更形复杂，且各材料的厚度与成分控制要求亦更形严苛。在这个严苛的工艺环境下，如何制作良好的功函数金属栅极，以提升MOS晶体管的运作效果，仍为现今重要课题。
技术实现思路
有鉴于此，本专利技术提出一种半导体结构及其制造方法，以提高金属栅极晶体管的电性表现。本专利技术提供一种半导体结构的制造方法，其中先提供基底，且基底上已形成有具有第一开口与第二开口的介电层，其中第一开口与第二开口是暴露出部分的基底，而第一开口两侧的基底中已分别形成有一个第一掺杂区，第二开口两侧的基底中则分别形成有一个第二掺杂区。而且，第一开口与第二开口底部已覆盖有栅极介电层，其中栅极介电层包括依序形成在基底上的高介电常数材料层与阻障层。接着，在第二开口内的栅极介电层上形成牺牲层，然后再形成一层第一功函数金属层覆盖第一开口内的栅极介电层以及第二开口内的牺牲层。之后，移除第二开口内的第一功函数金属层与牺牲层。在本专利技术的实施例中，在移除第二开口内的第一功函数金属层与牺牲层之后，还包括在第二开口内的栅极介电层上形成第二功函数金属层。在本专利技术的实施例中，还包括在形成介电层、栅极介电层、第一掺杂区以及第二掺杂区之前，先在基底中形成第一型掺杂阱与第二型掺杂阱。而且，上述的第一开口是位于第一型掺杂阱上方，上述的第二开口是位于第二型掺杂阱上方。另外，上述这些第一掺杂区形成于该第一型掺杂阱内，第二掺杂区则是形成于第二型掺杂阱内。在本专利技术的实施例中，上述的第一型掺杂阱为N型掺杂阱，第二型掺杂阱则为P型掺杂阱。在本专利技术的实施例中，上述的介电层包括多个间隙壁，位于上述第一开口与第二开口的两侧。在本专利技术的实施例中，上述的栅极介电层还覆盖上述的第一开口与第二开口的侧壁，并延伸至上述的介电层上。在本专利技术的实施例中，上述的栅极介电层还包括界面层，形成于上述基底与高介电常数材料层之间。在本专利技术的实施例中，上述的牺牲层的材料包括多晶硅材料。本专利技术另提供一种半导体结构，包括基底、介电层、栅极介电层以及第一功函数金属层。基底中形成有多个第一掺杂区，且介电层具有第一开口，而这些第一掺杂区即是分别位于第一开口两侧的基底中。栅极介电层包括高介电常数材料层以及阻障层，其中高介电常数材料层是配置于第一开口的底部，阻障层是配置于高介电常数材料层上。第一功函数金属层则是配置于栅极介电层上。在本专利技术的实施例中，上述的基底中还形成有多个第二掺杂区，且上述的介电层还具有第二开口，而这些第二掺杂区是分别位于第二开口两侧的基底中。另一方面，上述的栅极介电层还配置在第二开口内，而该实施例的半导体结构还包括第二功函数金属层，配置于第二开口内的栅极介电层上。在本专利技术的实施例中，上述基底还包括形成有第一型掺杂阱与第二型掺杂阱，且上述这些第一掺杂区是位于第一型掺杂阱中，第二掺杂区则是位于第二型掺杂阱中。在本专利技术的实施例中，第一型掺杂阱为N型掺杂阱，第二型掺杂阱为P型掺杂阱。在本专利技术的实施例中，上述的介电层包括多个间隙壁，分别位于上述第一开口的两侧。在本专利技术的实施例中，上述的栅极介电层还包括覆盖第一开口的侧壁并延伸至介电层上。在本专利技术的实施例中，上述的栅极介电层还包括界面层，配置于上述的高介电常数材料层与基底之间。在本专利技术的实施例中，上述的界面层的材料包括氧化物。在本专利技术的实施例中，上述的阻障层的材料包括金属氮化物，例如氮化钛或氮化钽。本专利技术是在形成第一功函数金属层之前，先在栅极介电层上形成牺牲层，以避免后续形成的第一功函数金属层直接覆盖在第二开口内的栅极介电层上。其中，由于牺牲层与栅极介电层之间具有极高的蚀刻选择比，因此可避免在移除第一开口内的牺牲层时因过度蚀刻而损伤栅极介电层。而且，在形成第二功函数金属层之前，位于第二开口内的第一功函数金属层与牺牲层均会被移除。也就是说，以本专利技术的工艺所形成的半导体结构中，功函数金属层是直接配置于栅极介电层上，因此可有效提高后续所形成的晶体管的电性表现。为让本专利技术的上述和其他目的、特征和优点能更明显易懂，下文特举优选实施例，并配合附图，作详细说明如下。附图说明图1A至图1E为本专利技术的实施例中半导体结构在制作流程中的剖面示意图。图2为本专利技术的另一实施例中半导体结构的剖面示意图。图3至图4为本专利技术的另一实施例中半导体结构在部分工艺中的剖面示意图。附图标记说明100、200、400：半导体结构102：基底104：第一型掺杂阱106：第二型掺杂阱108：隔离结构110a：第一掺杂区110b：第二掺杂区112：间隙壁113：第一开口115：第二开口116：介电层117：覆盖层120：栅极介电层120a：界面层120b：高介电常数材料层120c：阻障层122：牺牲层124：第一功函数金属层126：第二功函数金属层具体实施方式下文依本专利技术半导体结构的制造方法，特举实施例配合附图作详细说明，但所提供的实施例并非用以限制本专利技术所涵盖的范围，而方法流程步骤描述非用以限制其执行的顺序，任何由方法步骤重新组合的执行流程，所产生具有等同功效的方法，皆为本专利技术所涵盖的范围。其中附图仅以说明为目的，并未依照原尺寸作图。附图中相同的元件或部位沿用相同的本文档来自技高网...

【技术保护点】
一种半导体结构的制造方法，包括：提供基底，其中该基底上已形成有介电层，该介电层具有第一开口与第二开口，该第一开口与该第二开口暴露出部分的该基底，而该第一开口两侧的基底中分别形成有第一掺杂区，该第二开口两侧的基底中分别形成有第二掺杂区，且该第一开口与该第二开口的底部覆盖有栅极介电层，该栅极介电层包括高介电常数材料层以及阻障层，其中该高介电常数材料层形成于该阻障层上；于该第二开口内的该栅极介电层上形成牺牲层；于该第一开口内的该栅极介电层以及该第二开口内的该牺牲层上形成第一功函数金属层；以及移除该第二开口内的该第一功函数金属层与该牺牲层。

【技术特征摘要】
1.一种半导体结构的制造方法，包括：提供基底，其中该基底上已形成有介电层，该介电层具有第一开口与第二开口，该第一开口与该第二开口暴露出部分的该基底，而该第一开口两侧的基底中分别形成有第一掺杂区，该第二开口两侧的基底中分别形成有第二掺杂区，且该第一开口与该第二开口的底部覆盖有栅极介电层，该栅极介电层包括高介电常数材料层以及阻障层，其中该阻障层形成于该高介电常数材料层上；于该第二开口内的该栅极介电层上共形地形成牺牲层，其中该牺牲层由多晶硅构成；于该第一开口内的该栅极介电层以及该第二开口内的该牺牲层上共形地形成第一功函数金属层填入该第一开口与该第二开口中；移除该第二开口内的该第一功函数金属层与该牺牲层；于该第二开口内的该栅极介电层上形成第二功函数金属层；以及分别形成金属栅极于该第一开口与该第二开口中。2.如权利要求1所述的...

【专利技术属性】
技术研发人员：廖端泉，陈益坤，朱晓忠，
申请(专利权)人：联华电子股份有限公司，
类型：发明
国别省市：