半导体器件的制作方法技术

本发明专利技术公开了一种半导体器件的制作方法，包括：a）提供半导体衬底，所述半导体衬底上形成有NMOS晶体管和PMOS晶体管；b）在所述半导体衬底、所述NMOS晶体管和所述PMOS晶体管上形成应力盖帽层；c）在覆盖所述PMOS晶体管的所述应力盖帽层中掺杂锗；d）执行退火工艺。本发明专利技术在NMOS晶体管和PMOS晶体管上同时形成应力盖帽层，并在覆盖PMOS晶体管的应力盖帽层中掺杂锗来释放其应力，因此在减少工艺步骤的前提下，提高了NMOS晶体管的沟道区域的载流子迁移率，改善了NMOS晶体管的电学性能，并且不会对PMOS晶体管的电学性能产生影响。此外，与现有技术相比可以看出，本发明专利技术的方法明显地减少了工艺步骤，进而缩短了生产周期，降低了运行成本。

【技术实现步骤摘要】

本专利技术涉及半导体制造工艺，尤其涉及一种。
技术介绍
随着半导体技术发展到65nm技术节点甚至更小，在CMOS工艺中开始使用应力技术来提高半导体器件的性能。应力记忆技术(Stress Memorization Technology, SMTMt为一种广泛使用的应力技术被用来提高NMOS器件的性能。在传统的SMT工艺中，通常采用沉积应力层及源/漏退火工艺，以诱发应力于衬底中，提高NMOS器件的沟道内的载流子迁移率，从而改善NMOS器件的电学性能。图IA-IHS现有技术中的采用SMT工艺制作半导体器件过程中各步骤的示意图。如图IA所示，提供半导体衬底101。半导体衬底101上形成有栅极102A和102B，·其中，栅极102A和102B分别包括栅氧化物层和栅极材料层。半导体衬底101可以包括NMOS区域和PMOS区域，NMOS器件的栅极102A位于NMOS区域，PMOS器件的栅极102B位于PMOS区域。在栅极102A和102B两侧的半导体衬底101中分别形成有浅掺杂区103A和103A’以及 103B 和 103B，。如图IB所示，在半导体衬底101、栅极102A和102B上依次形成本文档来自技高网...

【技术保护点】
一种半导体器件的制作方法，包括：a）提供半导体衬底，所述半导体衬底上形成有NMOS晶体管和PMOS晶体管；b）在所述半导体衬底、所述NMOS晶体管和所述PMOS晶体管上形成应力盖帽层；c）在覆盖所述PMOS晶体管的所述应力盖帽层中掺杂锗；以及d）执行退火工艺。

【技术特征摘要】

【专利技术属性】
技术研发人员：邓浩，张彬，鲍宇，
申请(专利权)人：中芯国际集成电路制造上海有限公司，
类型：发明
国别省市：