非易失性存储器件及其制造方法技术

本发明专利技术公开了一种用于制造非易失性存储器件的方法，包括以下步骤：在具有单元区和外围电路区的衬底之上形成栅层；在单元区中形成与用于选择线的区域和相邻的选择线之间的区域相对应的栅图案，其中，在形成所述栅图案期间，通过选择性地刻蚀栅层来形成单元区中的字线和外围电路区中的外围电路栅；在外围电路栅的侧壁上形成间隔件；以及通过选择性地刻蚀栅图案中的与所述相邻的选择线之间的区域相对应的部分来形成选择线。

【技术实现步骤摘要】
相关申请的交叉引用本申请要求2011年8月25日提交的申请号为10-2011-0085129的韩国专利申请的优先权，其全部内容通过引用合并于此。
本专利技术的示例性实施例涉及一种，更具体而言，涉及一种包括形成在单元区和外围区中的晶体管的。
技术介绍
非易失性存储器件是即使电源切断仍能保留其中储存的数据的存储器件。非易失性存储器的一个实例是具有被分组成串的多个存储器单元的NAND型快闪存储器件，其中存储器单元的串被共同地控制，实现了存储器件的高集成。NAND型快闪存储器件包括设置在单元区中的多个串，且每个串包括彼此串联耦接的漏极选择晶体管、多个存储器单元、以及源极选择晶体管。这里，末端彼此连接的串相互具有对称结构。此外，NAND型快闪存储器件包括设置在外围电路区中的各种单位器件，如外围电路晶体管。另外，当制造NAND型快闪存储器件时，一般将设置在单元区中的漏极选择线、源 极选择线和字线、以及设置在外围电路区中的栅同时图案化。随后，顺序地执行如下工艺形成足够厚的氧化物层以填充字线之间的空间的工艺，在外围电路栅的侧壁上形成间隔件以实现外围电路晶体管中的轻掺杂漏极(LDD)结构的工艺，以及形成缓冲氧化物层和氮化物层的工艺。这里，在外围电路栅的侧壁上形成间隔件的工艺，是通过形成覆盖单元区和外围电路区的间隔件形成隔离层、然后对所述间隔件形成隔离层执行毯式刻蚀工艺(blanketetch process)而执行的。因而，与外围电路栅的侧壁上的间隔件一起在源极选择线的一个侧壁上和漏极选择线的一个侧壁上不期望地形成了类似于间隔件的侧壁结构。侧壁结构的形成大大减小了相邻的漏极选择线之间的要形成漏极接触的空间、以及相邻的源极选择线之间的要形成源极接触的空间，并且空间的减小在后续形成缓冲氧化物层和氮化物层的工艺中变得更为显著。总而言之，现有的制造非易失性存储器件的方法增加了形成漏极接触的工艺和形成源极接触的工艺的程序性困难，因此，也增加了故障可能性，诸如接触不开放(contact-not-open)的故障。此外，由于漏极接触和源极接触的宽度减小，接触电阻可能增加。
技术实现思路
本专利技术的一个示例性实施例针对一种，所述非易失性存储器件通过充分地保证要形成在单元区中的漏极接触和/或源极接触的空间而可以具有减小的接触电阻、降低的程序性困难，并减少故障的发生。根据本专利技术的一个示例性实施例，一种用于制造非易失性存储器件的方法包括以下步骤在具有单元区和外围电路区的衬底之上形成栅层；在单元区中形成与用于选择线的区域和相邻的选择线之间的区域相对应的栅图案，其中，在形成所述栅图案期间，通过选择性地刻蚀所述栅层来形成单元区中的字线和外围电路区中的外围电路栅；在外围电路栅的侧壁上形成间隔件；以及通过选择性地刻蚀栅图案中的与所述相邻的选择线之间的区域相对应的部分来形成选择线。在本专利技术的另一个示例性实施例中，一种非易失性存储器件包括包括单元区和外围电路区的衬底；字线和选择线，所述字线和所述选择线形成在衬底的单元区中；第一侧壁结构，所述第一侧壁结构设置在一对相邻的选择线的两个侧壁上；外围电路栅，所述外围电路栅形成在衬底的外围电路区中；以及第二侧壁结构，所述第二侧壁结构设置在外围电路栅的侧壁上，其中，所述第一侧壁结构比所述第二侧壁结构更薄。附图说明图I是说明根据本专利技术的一个示例性实施例的非易失性存储器件的平面图。图2A至图2H是说明根据本专利技术的一个示例性实施例的用于制造非易失性存储器 件的方法的截面图。具体实施方式下面将参照附图更详细地描述本专利技术的示例性实施例。但是，本专利技术可以以不同的方式实施，并不应解释为限定于本文所列的实施例。另外，提供这些实施例是为了使本说明书是充分且完整的，并向本领域技术人员充分传达本专利技术的范围。在本说明书中，相同的附图标记表示相同的部分。附图并非按比例绘制，并且在某些情况下，为了清楚地示出实施例的特征，可能对比例做夸大处理。当提及第一层在第二层“上”或在衬底“上”时，其不仅表示第一层直接形成在第二层或衬底上的情况，还表示在第一层与第二层或衬底之间存在第三层的情况。图I是说明根据本专利技术的一个示例性实施例的非易失性存储器件的平面图。该图示出了单元区。参见图1，形成在半导体衬底之上的有源区ACT具有沿着一个方向延伸的形状，且多个有源区ACT相互平行排列。在下文，为了说明的目的，有源区ACT延伸的方向被称为第一方向，而与第一方向相交叉的方向被称为第二方向。沿着与有源区ACT相交叉的第二方向延伸的漏极选择线DSL、字线WL、和源极选择线SSL在半导体衬底之上相互平行排列。具体地，在一个漏极选择线DSL与一个源极选择线SSL之间设置有多个字线WL。结区形成在漏极选择线DSL、字线WL和源极选择线SSL之间的有源区ACT中。与一个有源区ACT重叠的漏极选择线DSL以及位于漏极选择线DSL两侧的结区构成漏极选择晶体管DST ;与一个有源区ACT重叠的源极选择线SSL以及位于源极选择线SSL两侧的结区构成源极选择晶体管SST。与一个有源区ACT重叠的每个字线WL以及位于字线WL两侧的结区构成存储器单元MC。漏极选择晶体管DST、多个存储器单元MC、和源极选择晶体管SST彼此串联耦接成单位串。如图中所述，存在多个串，且所述串沿着第一方向和第二方向排列。这里，称任一串为第一串，并且在第一方向上与所述第一串相邻的另一串被称为第二串，第二串具有与第一串的结构对称的结构。例如，当假定第一串具有源极选择线SSL被设置在最下部而漏极选择线DSL被设置在最上部的结构时，设置在第一串之上的串的漏极选择线DSL被设置在最下部，而设置在第一串之下的串的源极选择线SSL被设置在最上部。结果，第一串的漏极选择线DSL与第一串之上的串的漏极选择线DSL彼此相邻，第一串的源极选择线SSL与第一串之下的串的源极选择线SSL彼此相邻。漏极接触DC形成在相邻的漏极选择线DSL之间的有源区ACT之上，漏极接触DC将漏极选择晶体管DST的漏极区与诸如位线的线(图中未示出)耦接。此外，线型的源极接触SC形成在相邻的源极选择线SSL之间的半导体衬底上，源极接触SC将源极选择晶体管SST的源极区与诸如源极线的线(图中未示出)耦接。这里，漏极接触DC和源极接触SC的形状不限于图中所示的形状，可以对它们进行不同地修改。由于漏极接触DC和源极接触SC分别形成在相邻的漏极选择线DSL之间和相邻的源极选择线SSL之间，故要充分地保证相邻的漏极选择线DSL之间的空间和相邻的源极选择线SSL之间的空间。下面参照图2A 到2H来详细描述用于制造能确保相邻的漏极选择线DSL之间的空间和相邻的源极选择线SSL之间的空间的非易失性存储器件的方法。图2A到2H是说明根据本专利技术的一个示例性实施例的用于制造非易失性存储器件的方法的截面图。截面图同时示出了非易失性存储器件的单元区和外围电路区。具体地，单元区是通过沿着线1-1’截开非易失性存储器件而获得的截面图。参见图2A，提供具有单元区C和外围电路区P的衬底100。这里，衬底100可以包括经由浅沟槽隔离(STI)工艺形成的隔离层以及由隔离层限定的有源区。随后，在衬底100之上形成栅层110，所述栅层110用于形成单元区C中的漏极选择线DSL、字线WL和源极选择线S本文档来自技高网...

【技术保护点】
一种用于制造非易失性存储器件的方法，包括以下步骤：在具有单元区和外围电路区的衬底之上形成栅层；在所述单元区中形成与用于选择线的区域以及相邻的选择线之间的区域相对应的栅图案，其中，在形成所述栅图案期间，通过选择性地刻蚀所述栅层来形成所述单元区中的字线和所述外围电路区中的外围电路栅；在所述外围电路栅的侧壁上形成间隔件；以及通过选择性地刻蚀所述栅图案中的与所述相邻的选择线之间的区域相对应的部分来形成所述选择线。

【技术特征摘要】
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【专利技术属性】
技术研发人员：权在淳，
申请(专利权)人：海力士半导体有限公司，
类型：发明
国别省市：