半导体器件的制作方法技术

本发明专利技术公开了一种半导体器件的制作方法，包括：a）提供半导体衬底，半导体衬底上形成有位于NMOS区域的第一栅极和位于PMOS区域的第二栅极；b）在NMOS区域和PMOS区域形成侧墙氧化物层和位于侧墙氧化物层上的高应力氮化物层；c）在PMOS区域的高应力氮化物层中掺杂锗；d）对高应力氮化物层进行刻蚀，以在第一栅极和第二栅极的两侧形成侧墙；以及e）执行退火工艺。本发明专利技术在减少工艺步骤的前提下，提高了NMOS区域中沟道区域的载流子迁移率，改善了NMOS器件的电学性能，并且不会对PMOS器件的电学性能产生影响。此外，由于根据本发明专利技术的方法未对高应力氮化物层分别进行刻蚀，因此保证其在NMOS区域和PMOS区域的厚度相同，进而避免对后续工艺产生不利影响。

【技术实现步骤摘要】

本专利技术涉及半导体制造工艺，尤其涉及一种。
技术介绍
随着半导体技术发展到65nm技术节点甚至更小，在CMOS工艺中开始使用应力技术来提高半导体器件的性能。应力记忆技术(Stress Memorization Technology, SMTMt为一种广泛使用的应力技术被用来提高NMOS器件的性能。在传统的SMT工艺中，通常采用沉积应力层及源/漏退火工艺，以诱发应力于衬底 中，提高NMOS器件的沟道内的载流子迁移率，从而改善NMOS器件的电学性能。图IA-IHS现有技术中的采用SMT工艺制作半导体器件过程中各步骤的示意图。如图IA所示，提供半导体衬底101。半导体衬底101上形成有栅极102A和102B，其中，栅极102A和102B分别包括栅氧化物层和栅极材料层。半导体衬底101可以包括NMOS区域和PMOS区域，NMOS器件的栅极102A位于NMOS区域，PMOS器件的栅极102B位于PMOS区域。在栅极102A和102B两侧的半导体衬底101中分别形成有浅掺杂区103A和103A’以及 103B 和 103B，。如图IB所示，在半导体衬底101、栅极102A和102B上依次形成本文档来自技高网...

【技术保护点】
一种半导体器件的制作方法，包括：a）提供半导体衬底，所述半导体衬底上形成有位于NMOS区域的第一栅极和位于PMOS区域的第二栅极；b）在所述NMOS区域和所述PMOS区域形成侧墙氧化物层和位于所述侧墙氧化物层上的高应力氮化物层；c）在所述PMOS区域的高应力氮化物层中掺杂锗；d）对所述高应力氮化物层进行刻蚀，以在所述第一栅极和所述第二栅极的两侧形成侧墙；以及e）执行退火工艺。

【技术特征摘要】

【专利技术属性】
技术研发人员：鲍宇，邓浩，张彬，平延磊，
申请(专利权)人：中芯国际集成电路制造上海有限公司，
类型：发明
国别省市：