本发明专利技术提供一种GaN基增强型高电子迁移率晶体管及其制备方法。所述晶体管包括自下而上包括衬底GaN缓冲层、势垒层、钝化层，所述晶体管还包括贯穿于所述耐高温钝化层、所述势垒层以及所述势垒层与所述GaN缓冲层界面处的二维电子气层并伸入所述GaN缓冲层内部的栅槽，其中，所述栅槽中生长有一P型栅极介质层，所述晶体管的栅极位于所述P型栅极介质层的上方，所述晶体管的源极和漏极分别位于所述GaN缓冲层上的两侧。本发明专利技术能够获得更高的栅极阈值电压，并且能够克服刻蚀损伤很难控制以及过度刻蚀导致的导电沟道的载流子迁移率受到损伤的缺陷。
【技术实现步骤摘要】
本专利技术涉及微电子
，尤其涉及一种增强型GaN基高电子迁移率晶体管及其制备方法。
技术介绍
随着高压开关和高速射频电路的发展，增强型GaN基高电子迁移率晶体管(High ElectronMobility Transistor，HEMT)成为关注的又一研究热点。增强型GaN基HEMT只有在加正栅压才有工作电流，可以大大拓展其在低功耗数字电路中的应用。为了获得更高的栅极阈值电压，目前比较主流的制备增强型GaN基高电子迁移率晶体管的方法有两种：a)在传统Al(In,Ga)N/GaN异质结构上生长一层P-GaN盖帽层，利用PN结的空间电荷效应对二维电子气(2DEG)的耗尽作用来实现增强型GaN基高电子迁移率晶体管；b)通过栅槽刻蚀(gate recess)去掉栅极以下的Al(In,Ga)N势垒层，削弱其与GaN缓冲层的极化效应，以达到耗尽2DEG的目的。在实现本专利技术的过程中，专利技术人发现现有技术中至少存在如下技术问题：采用P-GaN盖帽层(a)制备工艺形成的增强型GaN基高电子迁移率晶体管的栅极阈值电压一般不会超过2V；而且工艺中对栅极以外(栅源和栅漏之间区域)P-Al(In,Ga)N的刻蚀深度和损伤很难控制，严重制约了P-GaN盖帽层技术在GaN基功率电子中的推广应用。采用栅槽刻蚀技术(b)时只有栅槽刻蚀较深时才能完全耗尽2DEG，而势垒层一般比较薄，使得刻蚀深度不好控制，较深的槽栅刻蚀又可能导致势垒层的表面态，从而对导电沟道的载流子迁移率造成损伤。由此可见，现有的主流制备工艺存在栅极阈值电压不高和刻蚀损伤等很
难控制的缺陷。专利
技术实现思路
本专利技术提供的增强型GaN基高电子迁移率晶体管及其制备方法，其能够获得更高的栅极阈值电压，并且同时能够克服刻蚀损伤很难控制以及过度刻蚀导致的导电沟道的载流子迁移率受到损伤的缺陷。第一方面，本专利技术提供一种增强型GaN基高电子迁移率晶体管的制备方法，包括：在衬底的上方外延生长GaN缓冲层；在所述GaN缓冲层的上方外延生长势垒层；在所述势垒层的上方沉积耐高温钝化层；利用常规刻蚀技术对所述耐高温钝化层进行刻蚀，以在所述耐高温钝化层的两端位置露出势垒层；利用高温刻蚀技术对所述耐高温钝化层的两端位置露出的势垒层进行刻蚀，以形成位于所述GaN缓冲层上的源极区域和漏极区域；利用所述常规刻蚀技术对所述耐高温钝化层进行刻蚀，以在所述耐高温钝化层的中间位置露出势垒层；利用所述高温刻蚀技术对所述耐高温钝化层的中间位置露出的势垒层和所述中间位置露出的势垒层下方的GaN缓冲层进行刻蚀，以形成贯穿于所述耐高温钝化层、所述势垒层以及所述势垒层与所述GaN缓冲层界面处的二维电子气层并伸入所述GaN缓冲层内部的栅槽；利用高温外延生长技术在所述栅槽中形成P型栅极介质层；分别在所述源极区域、所述漏极区域和所述P型栅极介质层的上方沉积接触金属，以形成所述晶体管的源极、漏极和栅极。第二方面，本专利技术提供一种增强型GaN基高电子迁移率晶体管，所述晶体管包括自下而上包括衬底GaN缓冲层、势垒层、钝化层以及贯穿于所述耐高温钝化层、所述势垒层以及所述势垒层与所述GaN缓冲层界面处的二维电子气层并伸入所述GaN缓冲层内部的栅槽，其中，所述栅槽中生长有P型栅极介质层，所述晶体管的栅极位于所述P型栅极介质层的上方，所述晶体管的源极和漏极分别位于所述GaN缓冲层上的两侧。本专利技术实施例提供的增强型GaN基高电子迁移率晶体管及其制备方法，在衬底的上方外延生长GaN缓冲层；在所述GaN缓冲层的上方外延生长势垒层；在所述势垒层的上方沉积耐高温钝化层；利用常规刻蚀技术对所述耐高温钝化层进行刻蚀，以在所述耐高温钝化层的两端位置露出势垒层；利用高温刻蚀技术对所述耐高温钝化层的两端位置露出的势垒层进行刻蚀，以形成位于所述GaN缓冲层上的源极区域和漏极区域；利用所述常规刻蚀技术对所述耐高温钝化层进行刻蚀，以在所述耐高温钝化层的中间位置露出势垒层；利用所述高温刻蚀技术对所述耐高温钝化层的中间位置露出的势垒层和所述中间位置露出的势垒层下方的GaN缓冲层进行刻蚀，以形成贯穿于所述耐高温钝化层、所述势垒层以及所述势垒层与所述GaN缓冲层界面处的二维电子气层并伸入所述GaN缓冲层内部的栅槽；利用高温外延生长技术在所述栅槽中形成P型栅极介质层；分别在所述源极区域、所述漏极区域和所述P型栅极介质层的上方沉积接触金属，以形成所述晶体管的源极、漏极和栅极。可见，本专利技术是势垒层被完全刻蚀掉，并将栅槽贯穿于势垒层并伸入GaN缓冲层的内部。与现有技术相比，一方面，能够获得更高的栅极阈值电压，并有效地抑制栅极正反向漏电电流；另一方面，由于避免了栅槽的刻蚀深度对栅极阈值电压的影响，从而降低了制备过程中对栅槽的刻蚀深度的要求和刻蚀损伤；再一方面，避免了和现有技术中
的过度刻蚀导致的势垒层表面态的缺陷，进而有效降低了动态导通电阻。附图说明图1为本专利技术一实施例增强型GaN基高电子迁移率晶体管的制备方法的流程图；图2为本专利技术一实施例增强型GaN基高电子迁移率晶体管的结构示意图；图3为不同刻蚀温度下所形成的所述栅槽的示意图。具体实施方式为使本专利技术实施例的目的、技术方案和优点更加清楚，下面将结合本专利技术实施例中的附图，对本专利技术实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅仅是本专利技术一部分实施例，而不是全部的实施例。基于本专利技术中的实施例，本领域普通技术人员在没有做出创造性劳动前提下所获得的所有其他实施例，都属于本专利技术保护的范围。本专利技术提供一种增强型GaN基高电子迁移率晶体管的制备方法，如图1所示，所述方法包括：S11、在衬底的上方外延生长GaN缓冲层。S12、在所述GaN缓冲层的上方外延生长势垒层。可选地，所述势垒层为GaN、InN或者AlN二元合金层，或者AlGaN、AlInN或者InGaN三元合金层，或者AlInGaN四元合金层。S13、在所述势垒层的上方沉积耐高温钝化层。其中，所述耐高温钝化层为SiO2钝化层或者SiNx钝化层。S14、利用常规刻蚀技术对所述耐高温钝化层进行刻蚀，以在所述耐高温钝化层的两端位置露出势垒层。S15、利用高温刻蚀技术对所述耐高温钝化层的两端位置露出的势垒层进行
刻蚀，以形成位于所述GaN缓冲层上的源极区域和漏极区域。其中，刻蚀温度的范围为20℃～700℃，具体操作时刻蚀温度可以恒定在上述刻蚀温度范围中的某一温度值，也可以在上述刻蚀温度范围内进行变化。S16、利用所述常规刻蚀技术对所述耐高温钝化层进行刻蚀，以在所述耐高温钝化层的中间位置露出势垒层。S17、利用所述高温刻蚀技术对所述耐高温钝化层的中间位置露出的势垒层和所述中间位置露出的势垒层下方的GaN缓冲层进行刻蚀，以形成贯穿于所述耐高温钝化层、所述势垒层以及所述势垒层与所述GaN缓冲层界面处的二维电子气层并伸入所述GaN缓冲层内部的栅槽。其中，刻蚀温度的范围为20℃～700℃，具体操作时刻蚀温度可以恒定在上述刻蚀温度范围中的某一温度值，也可以在上述刻蚀温度范围内进行变化。如图3所示，为不同刻蚀温度下形成栅槽的示意图，由图可知，相比于室温(20℃)刻蚀，高温刻蚀(180℃)所形成的槽栅的粗糙度RMS低，而且槽栅的表面和边缘的形貌显著改善，从而有利于获本文档来自技高网...
【技术保护点】
一种增强型GaN基高电子迁移率晶体管的制备方法，其特征在于，包括：在衬底的上方外延生长GaN缓冲层；在所述GaN缓冲层的上方外延生长势垒层；利用常规刻蚀技术对所述耐高温钝化层进行刻蚀，以在所述耐高温钝化层的两端位置露出势垒层；利用高温刻蚀技术对所述耐高温钝化层的两端位置露出的势垒层进行刻蚀，以形成位于所述GaN缓冲层上的源极区域和漏极区域；利用所述常规刻蚀技术对所述耐高温钝化层进行刻蚀，以在所述耐高温钝化层的中间位置露出势垒层；利用所述高温刻蚀技术对所述耐高温钝化层的中间位置露出的势垒层和所述中间位置露出的势垒层下方的GaN缓冲层进行刻蚀，以形成贯穿于所述耐高温钝化层、所述势垒层以及所述势垒层与所述GaN缓冲层界面处的二维电子气层并伸入所述GaN缓冲层内部的栅槽；利用高温外延生长技术在所述栅槽中形成P型栅极介质层；分别在所述源极区域、所述漏极区域和所述P型栅极介质层的上方沉积接触金属，以形成所述晶体管的源极、漏极和栅极。
【技术特征摘要】
1.一种增强型GaN基高电子迁移率晶体管的制备方法，其特征在于，包括：在衬底的上方外延生长GaN缓冲层；在所述GaN缓冲层的上方外延生长势垒层；利用常规刻蚀技术对所述耐高温钝化层进行刻蚀，以在所述耐高温钝化层的两端位置露出势垒层；利用高温刻蚀技术对所述耐高温钝化层的两端位置露出的势垒层进行刻蚀，以形成位于所述GaN缓冲层上的源极区域和漏极区域；利用所述常规刻蚀技术对所述耐高温钝化层进行刻蚀，以在所述耐高温钝化层的中间位置露出势垒层；利用所述高温刻蚀技术对所述耐高温钝化层的中间位置露出的势垒层和所述中间位置露出的势垒层下方的GaN缓冲层进行刻蚀，以形成贯穿于所述耐高温钝化层、所述势垒层以及所述势垒层与所述GaN缓冲层界面处的二维电子气层并伸入所述GaN缓冲层内部的栅槽；利用高温外延生长技术在所述栅槽中形成P型栅极介质层；分别在所述源极区域、所述漏极区域和所述P型栅极介质层的上方沉积接触金属，以形成所述晶体管的源极、漏极和栅极。2.根据权利要求1所述的方法，其特征在于，所述势垒层为GaN、InN或者AlN二元合金层，或者AlGaN、AlInN或者InGaN三元合金层，或者AlInGaN四元合金层。3.根据权利要求1所述的方法，其特征在于，所述P型栅极介质层为P型掺杂介质层或者由P型掺杂介质层和本征介质层构成的复合层。4.根据权利要求1所述的方法，其特征在于，所述P型栅极介质层为GaN、...
【专利技术属性】
技术研发人员：黄森，刘新宇，王鑫华，魏珂，
申请(专利权)人：中国科学院微电子研究所，
类型：发明
国别省市：北京;11
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