一种电流增强型静电感应晶体管及其制备方法技术

本发明专利技术涉及一种电流增强型静电感应晶体管(SIT)及其制备方法。本发明专利技术的晶体管包括漏极、位于漏极之上的低阻单晶衬底、位于低阻单晶衬底之上的高阻外延层和位于高阻外延层内相互并联的多个SIT单元，其特征是位于高阻外延层内、沟道下方有一层低阻隐埋层。本发明专利技术的器件通过引入隐埋层，有效提高了漏‑源偏压对沟道势垒的控制效率，从而提高了器件的输出电流和其他输出特性，是一种能同时适用于N沟道SIT和P沟道SIT增强电流的有效方法。

【技术实现步骤摘要】

本专利技术涉及一种电流增强型静电感应晶体管及其制备方法，特别是一种基于沟道隐埋层的电流增强型静电感应晶体管。
技术介绍
静电感应晶体管(SIT)是一种能够在较高频率和大功率条件下工作的静电感应器件，在电子开关等领域有着广泛的应用前景。为了满足大功率的要求，通常将载流子漂移区设计的非常厚以承受高电压。由于载流子漂移区为高阻态，较长的漂移区则意味着较大的通态电阻，以至于将SIT应用于小功率场合时，器件将出现功耗大、线性差和工作频率低的问题。对于N沟道SIT，有人研究出了短漂移区SIT来解决问题。但这种方法只适用于N沟道SIT，对于P沟道SIT，由于是空穴导电，相比于N沟道SIT的电子导电机制来说，空穴的迁移率很小(近似为电子迁移率的三分之一)，导致P沟道SIT的输出电流仍然很低，而且输出阻抗较大。现有技术中还没有能同时适用于N沟道SIT和P沟道SIT的方法。
技术实现思路
本专利技术的目的在于克服现有技术的不足，制备出一种既能提高P沟道SIT输出特性，又能应用于提高N沟道SIT输出特性的电流增强型静电感应晶体管。本专利技术的一种电流增强型静电感应晶体管，包括漏极、位于漏极之上的低阻单晶衬底、位于低阻单晶衬底之上的高阻外延层和位于高阻外延层内相互并联的多个SIT单元构成，其特征是位于高阻外延层内、沟道下方有一层低阻隐埋层。本专利技术的电流增强型静电感应晶体管中引入的隐埋层既适用于N沟道SIT，也适用于P沟道SIT。本专利技术在沟道下方制作一层隐埋层，类似于将漏压对沟道势垒的调控从漏极提高到了隐埋层的位置，使得漏压对本征栅电势的调控越过了部分漂移区，更直接、更有效地作用于势垒鞍点，提高了器件的漏控效率，进而增大了器件的漏电流，而器件漂移区的厚度并不因此而发生改变。此外，在保证器件输出电流增大、导通电阻降低的同时，器件表现出了优良的击穿特性。而且，对P沟道SIT来说，引入隐埋层可以补偿由空穴作为载流子导致的迁移率比较低，进而电流密度较低的负面影响。进一步，本专利技术的电流增强型静电感应晶体管，引入的隐埋层位于沟道下方0.1～19um，厚度为0.1～2.5um，隐埋层掺杂浓度为5×1013～1×1016cm-3。进一步，本专利技术的电流增强型静电感应晶体管的制造方法步骤如下：1)在硅切片上生长一层厚度为20～26um的轻掺杂高阻外延层；2)在高阻外延层内特定位置引入一层特定厚度和浓度的隐埋层；3)在高阻外延层内、隐埋层之上制作SIT的有源区，即位于器件上层的源区和栅区；4)再在微掺杂外延层表面生长一层SiO2作为硅表面选择性掺杂的有效掩蔽层，并在栅极上留有接引线的孔。本专利技术具有以下技术效果：在SIT的适当位置埋入特定掺杂浓度和特定厚度的隐埋层，能有效提高漏-源偏压对沟道势垒的控制效率，提高器件的输出电流和其他输出特性，特别为解决P型沟道中空穴迁移率低导致电流过小的问题开辟了一种新途径。在其他参数相同的情况下，隐埋层的引入可使P沟道SIT的输出电流与N沟道SIT的相当，且可使二者的输出特性对称，能够使二者配对使用。附图说明图1为电流增强型静电感应晶体管的剖面结构示意图。图中：1为漏极，2为低阻单晶衬底，3为高阻外延层，4为隐埋层，5为栅区，6为SiO2层，7为源区。图2为有隐埋层和无隐埋层时N沟道SIT的I-V特性图。图3为有隐埋层和无隐埋层时P沟道SIT的I-V特性图。具体实施方式附图为本专利技术的实施例，以下结合附图说明。参见附图1，本专利技术的一种电流增强型静电感应晶体管由漏极1、位于漏极之上的低阻单晶衬底2、位于低阻单晶衬底之上的高阻外延层3和位于高阻外延层内相互并联的多个SIT单元构成，其特征是位于高阻外延层内、沟道下方有一层低阻隐埋层4。本专利技术第一个实施例中，N沟道SIT采用N-型硅切片作为低阻单晶衬底材料，厚度为30～40um，掺杂浓度为1×1018～1×1019cm-3，掺杂杂质元素为硼；在该衬底片上生长一层厚度为20～26um，掺杂浓度为5×1012～1×1013cm-3的微掺杂高阻外延层，掺杂杂质元素为硼；在高阻外延层上制作SIT的有源区，即位于器件上层的源区7和栅区5，有源区沟道长度2～3um，栅区掺杂浓度为1×1018～1×1019cm-3，源区掺杂浓度也为1×1018～1×1019cm-3；在微掺杂外延层表面生长一层SiO2层6作为Si表面选择性掺杂的有效掩蔽层。本专利技术的一种电流增强型静电感应晶体管中引入的隐埋层位于沟道下方0.1～19um，厚度为0.1～2.5um，隐埋层掺杂浓度为5×1013～1×1016cm-3，隐埋层掺杂杂质元素为硼。在本专利技术第一个实施例中，对N沟道SIT加隐埋层前后的输出特性进行了模拟，模拟结果如附图2所示，结果显示引入隐埋层对N沟道SIT输出电流的增大和导通电阻的降低具有显著的改善作用。因为在沟道下方引入一层隐埋层，类似于将漏压对沟道势垒的调控从漏极提高到了隐埋层的位置，使得漏压对本征栅电势的调控越过了部分漂移区，更直接、更有效地作用于势垒鞍点，提高了器件的漏控效率，进而增大了器件的漏电流，而器件漂移区的厚度并不因此而发生改变。此外，在保证器件输出电流增大、导通电阻降低的同时，器件表现出了优良的击穿特性。本专利技术的第二个实施例与前一个实施例基本是相同的，该实施例是争对P沟道SIT。同样对P沟道SIT加隐埋层前后的输出特性进行模拟，结果如附图3所示，引入隐埋层对N沟道SIT输出电流的增大和导通电阻的降低具有显著的改善作用，规律与N沟道SIT类似。在P沟道SIT中引入隐埋层后，引入的隐埋层可以补偿由空穴作为载流子导致的迁移率比较低，进而电流密度较低的负面影响。本专利技术的器件一种全新结构的SIT，其制作工艺简单，而且无论是N沟道SIT还是P沟道SIT都能有效提高漏-源偏压对沟道势垒的控制效率，从而提高器件的输出电流和其他输出特性，在保证器件输出电流增大、导通电阻降低的同时，器件表现出优良的击穿特性。本文档来自技高网...

【技术保护点】
一种电流增强型静电感应晶体管，由漏极、位于漏极之上的低阻单晶衬底、位于低阻单晶衬底之上的高阻外延层和位于高阻外延层内相互并联的多个SIT单元构成，其特征在于在高阻外延层内、沟道下方有一层低阻隐埋层。

【技术特征摘要】
1.一种电流增强型静电感应晶体管，由漏极、位于漏极之上的低阻单晶衬底、位于低阻单晶衬底之上的高阻外延层和位于高阻外延层内相互并联的多个SIT单元构成，其特征在于在高阻外延层内、沟道下方有一层低阻隐埋层。2.根据权利要求1所述的电流增强型静电感应晶体管，其特征在于引入的隐埋层适用于N沟道SIT。3.根据权利要求1所述的电流增强型静电感应晶体管，其特征在于引入的隐埋层适用于P沟道SIT。4.根据权利要求1或2或3所述的电流增强型静电感应晶体管，其特征在于隐埋层位于沟道下方0.1～19um...

【专利技术属性】
技术研发人员：杨建红，谌文杰，肖彤，杨盼，王欣，陈健，王娇，乔坚栗，
申请(专利权)人：兰州大学，
类型：发明
国别省市：甘肃;62