经图案化而具有静电放电保护的晶体管以及制造方法技术

本发明专利技术涉及经图案化而具有静电放电保护的晶体管以及制造方法，提供具有静电放电(ESD)保护的高电压半导体装置以及制造方法。该半导体装置包括位于衬底上的多个晶体管，其经图案化而具有横跨该衬底的部分的一个或多个共栅极，以及与该一个或多个共栅极关联的多个第一S/D接触及多个第二S/D接触。该第二S/D接触设于该衬底内的多个载流子掺杂区上方。一个或多个浮置节点设于该衬底上方且至少部分位于第二S/D接触之间，以促进在该衬底内定义该多个载流子掺杂区。例如，该载流子掺杂区可由具有共载流子区开口的掩膜定义，该一个或多个浮置节点与该共载流子区开口相交，并与该开口一起促进定义该多个独立的载流子掺杂区。

【技术实现步骤摘要】

本专利技术通常涉及半导体装置，尤其涉及具有经图案化而具有例如用于高电压应用的增强静电放电保护的晶体管的半导体装置及其制造方法。
技术介绍
静电放电(electrostatic discharge；ESD)对半导体装置的损坏可发生于从制造到现场服务的任意点。静电放电被定义为处于不同电位的物体之间的电荷传输。当遭受高放电电压时，许多的半导体装置可受到永久的影响。例如，静电放电事件可能在装置中引起重大故障或潜在缺陷。重大故障发生于该半导体装置在该静电放电事件后不再作用，而潜在缺陷较难以识别。若发生潜在缺陷，该半导体装置可能因该静电放电事件而部分退化，但仍继续执行其预期功能。不过，该退化可能缩短该装置的操作寿命，潜在导致将来昂贵的修理或替换操作。已开发了各种外部的解决方案及程序来防止或减少在装置制造期间的静电放电损坏。生产商常常实施静电保护区(electrostatic-protective area；EPA)，具有国际标准来定义典型EPA。例如，EPA标准是由国际电化学委员会(International Electrochemical Commission；IEC)以及美国国家标准协会(American National Standards Institute；ANSI)规定。除外部静电放电预防机制以外，半导体装置还可在装置的设计或布局内部包含静电放电保护。例如，在关联源极/漏极(S/D)或栅极区的场效应晶体管(filed-effect transistor；FET)装置中已实施用以添加N+或P+掺杂区的各种方法及配置。想要额外增强这些内部静电放电保护设计，从而以低制造成本针对例如高电压应用提供静电放
电保护。
技术实现思路
为克服现有技术的各种缺点并提供额外的优点，在一个态样中提供一种半导体装置，该半导体装置包括位于衬底上的多个晶体管。该多个晶体管包括例如：至少一个共栅极；多个第一S/D接触，与该至少一个共栅极关联；多个第二S/D接触，与该至少一个共栅极关联并与该多个第一S/D接触的其中一个相应，该多个第二S/D接触设于该衬底内的多个载流子掺杂区上方，且该多个第二S/D接触、该多个第一S/D接触的其中相应一个以及该至少一个共栅极部分地定义该多个晶体管；以及至少一个浮置节点，至少部分设于该多个第二S/D接触的第二S/D接触之间，该至少一个浮置节点促进在该衬底内定义该多个载流子掺杂区。在另一个态样中提供一种制造多个晶体管的方法。该方法包括：在衬底上方设置至少一个共栅极以及与该至少一个共栅极关联的多个第一S/D接触；在该衬底上方设置多个浮置节点，且该多个浮置节点至少部分与上覆(overlie)该衬底的注入掩膜的共载流子区开口相交，该多个浮置节点与该共载流子区开口一起促进在该衬底内定义多个载流子掺杂区；以及设置与该至少一个共栅极关联并与该多个第一S/D接触的其中一个相应的多个第二S/D接触，该多个第二S/D接触设于该多个载流子掺杂区上方，且该多个第二S/D接触、该相应的第一S/D接触以及该至少一个共栅极部分地定义该多个晶体管。通过本专利技术的技术实现额外的特征及优点。这里详细说明本专利技术的其它实施例及态样并作为请求保护的专利技术的一部分。附图说明本专利技术的一个或多个态样被特别指出并在说明书的结束处的声明中被明确称为示例。结合附图参照下面的详细说明可清楚本专利技术的上述及其它目的、特征以及优点，其中：图1显示依据本专利技术的一个或多个态样将要修改的具有共N+S/D注入区的晶体管组的一个实施例的平面视图；图2A显示半导体装置的晶体管组的一个实施例的平面视图，依据本专利技术的一个或多个态样图案化该晶体管组；图2B显示依据本专利技术的一个或多个态样沿图2A的线2B-2B所作的图2A的晶体管组的部分剖切立视图；图2C显示依据本专利技术的一个或多个态样沿图2A的线2C-2C所作的图2A的晶体管组的部分剖切立视图；图2D显示依据本专利技术的一个或多个态样沿图2A的线2D-2D所作的图2A的晶体管组的部分剖切立视图；以及图2E显示依据本专利技术的一个或多个态样沿图2A的线2E-2E所作的图2A的晶体管组的部分剖切立视图。具体实施方式通过参照附图中所示的一个或多个非限制例子来更加充分地解释本专利技术的态样及其特定的特征、优点以及细节。省略对已知材料、制造工具、制造方法技术等的说明，以免在细节上不必要地模糊本专利技术。不过，应当理解，用以说明本专利技术的态样的详细说明及具体例子仅作为示例，而非限制。本领域的技术人员将会从本揭露中了解在基础的专利技术概念的精神和/或范围内的各种替代、修改、添加和/或布局。要注意的是，下面参照附图，为有利于理解，这些附图并非按比例绘制，其中，不同附图中所使用的相同附图标记表示相同或类似的组件。这里揭露半导体装置例如高电压半导体装置或功率半导体装置，以及制造此类装置的方法。该半导体装置包括多个晶体管或晶体管组，其经图案化而使该半导体装置具有增强静电放电保护。例如，揭露高电压(high-voltage；HV)金属氧化物半导体场效应晶体管(metal oxide semiconductor field-effect transistor；MOSFET)基装置，其容易通过业界规定的静电放电规格。例如，高电压半导体装置可为具有10伏或更大的应用电压的装置。例如，功率半导体装置可能占用功率管理芯片的较大部分。通常用以增加半导体装置的静电放电功能的一种方法是增加漏极尺寸。例如，通过增加0.8微米的硅化物块体额外漏极宽度，可获得增强的ESD功能。不过，此方法在功率半导体装置中可能是禁止的，因为它将显
着增加最终的芯片尺寸。例如，在当前典型的装置间距中，20V扩散金属氧化物半导体(diffused metal-oxide-semiconductor；DMOS)中的源极接触至漏极接触间距为约2.5微米，增加0.8微米硅化物块体漏极区将增加装置尺寸约25％。另外，即使以较大的规则设计，静电放电装置往往也不能保护功率半导体装置，因为它在功率半导体装置之后才开启。图1显示一种可能的解决方案，其中，晶体管组100设于保护环101内。如图所示，晶体管组100包括衬底内的共N+掺杂区105，以及各第一及第二S/D接触110及120，以及共栅极区130。要注意的是，这里所使用的S/D接触是指源极/漏极接触(source/drain contact)，其中，第一S/D接触110可为源极接触，且第二S/D接触为漏极接触，或者，第一S/D接触110可为漏极接触，且第二S/D接触为源极接触，取决于特定的实施。通过在第二S/D接触120具有N+掺杂区105来向晶体管组100提供静电放电保护。如图所示，此载流子掺杂(carrier-doped)(例如注入/扩散)区105位于第二S/D接触120下方并围绕第二S/D接触120，以减少在高电压操作期间发生的击穿(breakdown)。该共掺杂区方法以及现有技术已知配置的一个缺点是它们通常不会针对高电压应用提供良好且合格的静电放电保护。例如，尽管图1的实施例的共N+掺杂区105减少在高电压操作期间发生的击穿，但晶体管组100内可能持续经历与静电放电事件关联的横向及其它击穿本文档来自技高网...

【技术保护点】
一种半导体装置，包括：多个晶体管，位于衬底上，该多个晶体管包括：至少一个共栅极；多个第一S/D接触，与该至少一个共栅极关联；多个第二S/D接触，与该至少一个共栅极关联并与该多个第一S/D接触的其中一个相应，该多个第二S/D接触设于该衬底内的多个载流子掺杂区上方，且该多个第二S/D接触、该相应的第一S/D接触以及该至少一个共栅极部分地定义该多个晶体管；以及至少一个浮置节点，至少部分设于该多个第二S/D接触的第二S/D接触之间，该至少一个浮置节点促进在该衬底内定义该多个载流子掺杂区。

【技术特征摘要】
2015.03.18 US 14/661,2021.一种半导体装置，包括：多个晶体管，位于衬底上，该多个晶体管包括：至少一个共栅极；多个第一S/D接触，与该至少一个共栅极关联；多个第二S/D接触，与该至少一个共栅极关联并与该多个第一S/D接触的其中一个相应，该多个第二S/D接触设于该衬底内的多个载流子掺杂区上方，且该多个第二S/D接触、该相应的第一S/D接触以及该至少一个共栅极部分地定义该多个晶体管；以及至少一个浮置节点，至少部分设于该多个第二S/D接触的第二S/D接触之间，该至少一个浮置节点促进在该衬底内定义该多个载流子掺杂区。2.如权利要求1所述的半导体装置，其中，该至少一个浮置节点包括至少一个浮置多晶硅区，其设于该衬底上方且至少部分位于该多个第二S/D接触的第二S/D接触之间。3.如权利要求1所述的半导体装置，其中，该衬底包括半导体材料，该半导体材料设于该多个载流子掺杂区的相邻载流子掺杂区之间以及该至少一个浮置节点下方。4.如权利要求1所述的半导体装置，其中，该多个载流子掺杂区由具有位于该衬底上方的共载流子区开口的注入掩膜定义，该至少一个浮置节点至少部分与该共载流子区开口相交，并与该共载流子区开口一起促进在该衬底内定义该多个载流子掺杂区，该多个载流子掺杂区自对准该至少一个浮置节点。5.如权利要求1所述的半导体装置，其中，该多个晶体管包括多个浮置节点，该至少一个浮置节点是该多个浮置节点的其中至少一个
\t浮置节点，以及其中，该多个浮置节点设于该衬底上方且至少部分位于该多个第二S/D接触的相应第二S/D接触之间。6.如权利要求5所述的半导体装置，其中，该多个载流子掺杂区由具有位于该衬底上方的共载流子区开口的注入掩膜定义，该多个浮置节点至少部分与该共载流子区开口相交，并与该共载流子区开口一起促进在该衬底内定义该多个载流子掺杂区，该多个载流子掺杂区自对准该多个浮置节点。7.如权利要求5所述的半导体结构，其中，该多个第二S/D接触的第二S/D接触至少部分对齐，且该多个浮置节点的浮置节点与该对齐的第二S/D接触交错。8.如权利要求1所述的半导体装置，其中，该多个第一S/D接触包括多个源极接触，且该多个第二S/D接触包括多个漏极接触，以及其中，该衬底内的该多个载流子掺杂区包括该衬底内的多个掺杂漏极区，该多个漏极接触设于该多个掺杂漏极区上方，该至少一个浮置节点促进隔开该衬底内的该多个掺杂漏极区。9.如权利要求8所述的半导体装置，其中，该多个晶体管还包括位于该衬底内的多个掺杂源极区，以及位于该衬底内的至少一个阱掺杂区，该衬底内的该多个掺杂源极区设于该多个源极接触下方，且该至少一个阱掺...

【专利技术属性】
技术研发人员：李建兴，路香香，M·普拉布，M·I·纳塔拉詹，
申请(专利权)人：格罗方德半导体公司，
类型：发明
国别省市：开曼群岛;KY