静电放电保护电路及用于静电放电保护的方法技术

本发明专利技术提供了一种静电放电(ESD)保护电路，其包括箝位电路、开关组件和侦测电路。箝位电路耦接在静电放电总线和接地节点之间。开关组件耦接在电源节点和静电放电总线之间。侦测电路用于侦测是否发生静电放电(ESD)事件。当没有发生所述静电放电事件时，所述侦测电路闭合所述开关组件，使得所述静电放电总线耦接于所述电源节点。当发生所述静电放电事件时，所述侦测电路断开所述开关组件，使得所述静电放电总线与所述电源节点分离开。相应地，本发明专利技术还提供了一种用于静电放电保护的方法。本发明专利技术的静电放电(ESD)保护电路可以提高电压稳定性。

Electrostatic discharge protection circuit and method for electrostatic discharge protection

The invention provides an electrostatic discharge (ESD) protection circuit, which comprises a clamping circuit, a switch component and a detection circuit. The clamp circuit is coupled between the electrostatic discharge bus and the ground node. The switch assembly is coupled between the power supply node and the electrostatic discharge bus. A detection circuit is used to detect the occurrence of an ESD (ESD) event. When the ESD event does not occur, the detection circuit closes the switch assembly so that the electrostatic discharge bus is coupled to the power node. When the ESD event occurs, the detection circuit disconnects the switch assembly so that the electrostatic discharge bus is separated from the power node. Accordingly, the present invention also provides a method for electrostatic discharge protection. The electrostatic discharge (ESD) protection circuit of the present invention can improve voltage stability.

【技术实现步骤摘要】
静电放电保护电路及用于静电放电保护的方法
本专利技术涉及一种静电放电(ElectrostaticDischarge，ESD)保护电路，以及更特别地，涉及一种用于稳定电压的静电放电保护电路。
技术介绍
静电放电(ESD)是由接触(contact)、电短路(electricalshort)或介电击穿(dielectricbreakdown)引起的两个带电物体之间的突然的电流。集成电路的制造商和用户必须采取预防措施来避免静电放电(ESD)。静电放电(ESD)保护可以是装置本身的一部分，以及可以包括用于装置的输入和输出引脚的特殊设计技术。外部保护元件也可以在电路布局中一起使用。对于传统的静电放电保护电路，通常从输入/输出(Input/Output，I/O)节点至电源节点(supplynode)形成耦合路径。当发生静电放电(ESD)事件时，输入/输出(I/O)节点上的干扰(disturbance)会导致该电源节点上的另一干扰，且这会损坏耦接于该电源节点的敏感元件。此外，通过相邻的输入/输出(I/O)节点之间的互耦，其它相邻的输入/输出(I/O)节点也会受到该干扰的影响。因此，需要提供一种新颖的解决方案来解决现有技术的问题。
技术实现思路
有鉴于此，本专利技术的目的之一在于提供一种静电放电保护电路及用于静电放电保护的方法，以解决上述问题。在一些优选的实施例中，本专利技术有关于一种静电放电(ESD)保护电路，其包括箝位电路、开关组件和侦测电路。箝位电路耦接在静电放电总线和接地节点之间。开关组件耦接在电源节点和静电放电总线之间。侦测电路用于侦测是否发生静电放电(ESD)事件。当没有发生所述静电放电事件时，所述侦测电路闭合(close)所述开关组件，使得所述静电放电总线耦接于所述电源节点；以及，当发生所述静电放电事件时，所述侦测电路断开(open)所述开关组件，使得所述静电放电总线与所述电源节点分离开(decoupledfrom)。在一些实施例中，当没有发生所述静电放电事件时，所述箝位电路是开路的，以及，当发生所述静电放电事件时，所述箝位电路形成从所述静电放电总线至所述接地节点的电流路径。在一些实施例中，所述静电放电保护电路还包括：输入/输出(I/O)焊垫、第一二极管和第二二极管。第一二极管具有耦接于所述输入/输出(I/O)焊垫的阳极和耦接于所述静电放电总线的阴极。第二二极管具有耦接于所述接地节点的阳极和耦接于所述输入/输出(I/O)焊垫的阴极。在一些实施例中，所述静电放电保护电路还包括上拉电路、下拉电路和预驱动器。上拉电路用于将所述电源节点选择性地耦接至所述输入/输出焊垫。下拉电路用于将所述接地节点选择性地耦接至所述输入/输出焊垫。预驱动器用于控制所述上拉电路和所述下拉电路。在一些实施例中，所述上拉电路为第一晶体管，所述第一晶体管具有耦接于所述预驱动器的控制端、耦接于所述电源节点的第一端和耦接于所述输入/输出焊垫的第二端；以及，所述下拉电路为第二晶体管，所述第二晶体管具有耦接于所述预驱动器的控制端、耦接于所述输入/输出焊垫的第一端和耦接于所述接地节点的第二端。在一些实施例中，所述第一晶体管为PMOS晶体管，以及，所述第二晶体管为NMOS晶体管。在一些实施例中，所述侦测电路包括第一电阻和第二电阻。第一电阻耦接在所述静电放电总线和中间节点之间。第二电阻耦接在所述中间节点和所述接地节点之间。在一些实施例中，所述第二电阻的电阻值与所述第一电阻的电阻值相同。在一些实施例中，所述侦测电路还包括第三晶体管和第四晶体管。第三晶体管具有耦接于所述电源节点的控制端、耦接于所述中间节点的第一端和耦接于第一节点的第二端。第四晶体管具有耦接于所述电源节点的控制端、耦接于所述静电放电总线的第一端和耦接于所述第一节点的第二端。在一些实施例中，所述第三晶体管为NMOS晶体管，以及，所述第四晶体管为PMOS晶体管。在一些实施例中，所述开关组件包括第五晶体管。第五晶体管具有耦接于所述第一节点的控制端、耦接于所述电源节点的第一端、耦接于所述静电放电总线的第二端和耦接于所述静电放电总线的基底端。在一些实施例中，所述第五晶体管为PMOS晶体管。在一些实施例中，当没有发生所述静电放电事件时，所述第三晶体管是接通的，以及所述第四晶体管是断开的，使得所述第五晶体管是接通的；以及，当发生所述静电放电事件时，所述第三晶体管是断开的，以及所述第四晶体管是接通的，使得所述第五晶体管是断开的。在一些实施例中，所述侦测电路还包括第六晶体管和第七晶体管。第六晶体管具有耦接于所述中间节点的控制端、耦接于所述电源节点的第一端和耦接于第二节点的第二端。第七晶体管具有耦接于所述电源节点的控制端、耦接于所述中间节点的第一端和耦接于所述第二节点的第二端。在一些实施例中，所述第六晶体管和所述第七晶体管为PMOS晶体管。在一些实施例中，所述侦测电路还包括第八晶体管和第九晶体管。第八晶体管具有耦接于所述电源节点的控制端、耦接于所述中间节点的第一端和耦接于第三节点的第二端。第九晶体管具有耦接于所述第二节点的控制端、耦接于所述第三节点的第一端和耦接于所述静电放电总线的第二端。在一些实施例中，所述第八晶体管为NMOS晶体管，以及，所述第九晶体管为PMOS晶体管。在一些实施例中，所述开关组件包括第十晶体管和第十一晶体管。第十晶体管具有耦接于所述中间节点的控制端、耦接于所述电源节点的第一端、耦接于第四节点的第二端和耦接于所述电源节点的基底端。第十一晶体管具有耦接于所述第三节点的控制端、耦接于所述第四节点的第一端、耦接于所述静电放电总线的第二端和耦接于所述静电放电总线的基底端。在一些实施例中，所述第十晶体管和所述第十一晶体管为PMOS晶体管。在一些实施例中，当没有发生所述静电放电事件时，所述第六晶体管是接通的，所述第七晶体管是断开的，所述第八晶体管是接通的，以及所述第九晶体管是断开的，使得所述第十晶体管和所述第十一晶体管均是接通的；以及，当发生所述静电放电事件时，所述第九晶体管是接通的，使得所述第十一晶体管是断开的。在另一优选的实施例中，本专利技术关于一种用于静电放电(ESD)保护的方法。该方法包括以下步骤：侦测是否发生静电放电事件；当没有发生所述静电放电事件时，闭合开关组件，使得静电放电总线耦接于所述电源节点，其中，所述开关组件耦接在所述电源节点和所述静电放电总线之间；以及当发生所述静电放电事件时，断开所述开关组件，使得所述静电放电总线与所述电源节点分离开；其中，在静电放电总线和接地节点之间耦接有箝位电路。在一些实施例中，当没有发生所述静电放电事件时，所述箝位电路是开路的，以及，当发生所述静电放电事件时，所述箝位电路形成从所述静电放电总线至所述接地节点的电流路径。在本专利技术提供的静电放电保护电路及用于静电放电保护的方法中，当发生静电放电事件时，断开耦接在电源节点与静电放电总线之间的开关组件，使得静电放电总线与电源节点分离开，从而可以提高静电保护电路的电压稳定性。本领域技术人员在阅读附图所示优选实施例的下述详细描述之后，可以毫无疑义地理解本专利技术的这些目的及其它目的。附图说明通过参考附图阅读下述的详细描述和示例之后，可以毫无疑义地理解本专利技术，其中：图1是根据本专利技术实施例的一种静电放电(ESD)保护电路的示意图；图2是本文档来自技高网...

【技术保护点】
一种静电放电保护电路，其特征在于，包括：箝位电路，耦接在静电放电总线与接地节点之间；开关组件，耦接在电源节点与所述静电放电总线之间；以及侦测电路，用于侦测是否发生静电放电事件；其中，当没有发生所述静电放电事件时，所述侦测电路闭合所述开关组件，使得所述静电放电总线耦接于所述电源节点；以及，当发生所述静电放电事件时，所述侦测电路断开所述开关组件，使得所述静电放电总线与所述电源节点分离开。

【技术特征摘要】
2015.12.11 US 62/266,081;2016.05.09 US 15/149,2621.一种静电放电保护电路，其特征在于，包括：箝位电路，耦接在静电放电总线与接地节点之间；开关组件，耦接在电源节点与所述静电放电总线之间；以及侦测电路，用于侦测是否发生静电放电事件；其中，当没有发生所述静电放电事件时，所述侦测电路闭合所述开关组件，使得所述静电放电总线耦接于所述电源节点；以及，当发生所述静电放电事件时，所述侦测电路断开所述开关组件，使得所述静电放电总线与所述电源节点分离开。2.如权利要求1所述的静电放电保护电路，其特征在于，当没有发生所述静电放电事件时，所述箝位电路是开路的，以及，当发生所述静电放电事件时，所述箝位电路形成从所述静电放电总线至所述接地节点的电流路径。3.如权利要求1所述的静电放电保护电路，其特征在于，所述静电放电保护电路还包括：输入/输出焊垫；第一二极管，具有耦接于所述输入/输出焊垫的阳极和耦接于所述静电放电总线的阴极；以及第二二极管，具有耦接于所述接地节点的阳极和耦接于所述输入/输出焊垫的阴极。4.如权利要求3所述的静电放电保护电路，其特征在于，所述静电放电保护电路还包括：上拉电路，用于将所述电源节点选择性地耦接至所述输入/输出焊垫；下拉电路，用于将所述接地节点选择性地耦接至所述输入/输出焊垫；以及预驱动器，用于控制所述上拉电路和所述下拉电路。5.如权利要求4所述的静电放电保护电路，其特征在于，所述上拉电路为第一晶体管，所述第一晶体管具有耦接于所述预驱动器的控制端、耦接于所述电源节点的第一端和耦接于所述输入/输出焊垫的第二端；以及，所述下拉电路为第二晶体管，所述第二晶体管具有耦接于所述预驱动器的控制端、耦接于所述输入/输出焊垫的第一端和耦接于所述接地节点的第二端。6.如权利要求5所述的静电放电保护电路，其特征在于，所述第一晶体管为PMOS晶体管，以及，所述第二晶体管为NMOS晶体管。7.如权利要求1所述的静电放电保护电路，其特征在于，所述侦测电路包括：第一电阻，耦接在所述静电放电总线和中间节点之间；第二电阻，耦接在所述中间节点和所述接地节点之间；第三晶体管，具有耦接于所述电源节点的控制端、耦接于所述中间节点的第一端和耦接于第一节点的第二端；以及第四晶体管，具有耦接于所述电源节点的控制端、耦接于所述静电放电总线的第一端和耦接于所述第一节点的第二端；其中，所述第一节点耦接于所述开关组件。8.如权利要求7所述的静电放电保护电路，其特征在于，所述第二电阻的电阻值与所述第一电阻的电阻值相同。9.如权利要求7所述的静电放电保护电路，其特征在于，所述开关组件包括：第五晶体管，具有耦接于所述第一节点的控制端、耦接于所述电源节点的第一端、耦接于所述静电放...

【专利技术属性】
技术研发人员：陈郁仁，庄健晖，
申请(专利权)人：联发科技股份有限公司，
类型：发明
国别省市：中国台湾,71