用于电熔丝的静电放电保护结构制造技术

本发明专利技术涉及一种用于电熔丝的静电放电保护结构，是关于半导体结构，并且更具体地说，是关于用于电熔丝的静电放电(ESD)保护结构。本结构包括一种有效耦合至电熔丝的静电放电(ESD)保护结构，该ESD保护结构经结构化以防止因源于来源的ESD事件而导致该电熔丝的非刻意编程。

Electrostatic discharge protection structure for electric fuse

The invention relates to an electrostatic discharge protection structure for an electric fuse, relating to a semiconductor structure, and more specifically, an electrostatic discharge (ESD) protection structure for an electrical fuse. The structure includes an electrostatic discharge (ESD) protection structure that is effectively coupled to an electrical fuse, and the ESD protection structure is structured to prevent unintended programming of the fuse due to an ESD event from the source.

【技术实现步骤摘要】
用于电熔丝的静电放电保护结构
本专利技术是关于半导体结构，并且更具体地说，是关于用于电熔丝的静电放电(ESD)保护结构。
技术介绍
电熔丝是一种容许计算机芯片动态实时再编程的技术。芯片制造商通过利用一组电熔丝，可容许芯片上的电路在芯片运作时变化。此技术的主要应用在于提供芯片内效能调整。举例而言，若某些子系统故障，或回应所花的时间太长，或消耗太多电力，芯片可通过“熔断”(或编程)电熔丝，立刻变更其行为。按照设计，电熔丝对大电流及电压敏感，例如：1.5伏特(V)维持100纳秒(ns)。举例而言，通过强迫大电流通过电熔丝，可将电熔丝熔断或编程；破坏电熔丝结构，导致电开路。在ESD事件期间，供应器上的电压会升高至数伏特的高位准。由于产生编程启用信号的控制电路及电路系统的供应电压在ESD事件期间未经主动供电，这些电路的输出在ESD事件期间处于未界定状态。这可能建立不希望的电熔丝编程条件。结果是，目前使用的电熔丝面临到不理想的ESD事件期间可能出现的高电压及电流将电熔丝编程的风险。具体而言，在电熔丝电路(称为Vf源)的供应轨上的负脉冲期间，ESD电流主要会通过ESD装置，然而，一些电路同时会通过电流源NFET的寄生本体/漏极二极管。正如应认识的是，NFET的电流源是用于驱使电流在编程电熔丝时通过电熔丝，但ESD事件期间通过电流源NFET的本体/漏极二极管的负脉冲也会通过电熔丝。这样的电流可能破坏未编程的电熔丝。
技术实现思路
在本专利技术的一方面中，一种结构包括有效耦合至电熔丝的静电放电(ESD)保护结构。该ESD保护结构经结构化以防止因源于来源(source)的ESD事件而导致该电熔丝的非刻意编程。在本专利技术的一方面中，一种结构包括：电熔丝，该电熔丝连接于可能曝露至ESD来源的端点与当出现ESD事件便具有寄生电流的FET网络之间；耦合至该电熔丝的ESD保护结构，该ESD保护结构经结构化以防止源于该ESD来源的负脉冲非刻意编程；电源箝制器(powerclamp)，该电源箝制器经结构化以通过将正脉冲电流放电来保护该电熔丝；以及与该电源箝制器并联的二极管，该二极管经结构化以通过将负脉冲电流放电来保护该电熔丝。在本专利技术的一方面中，一种方法包含：在ESD事件期间，使源于FET网络的寄生电流自电熔丝转向至顺偏二极管，使得该电熔丝不会遭受非刻意编程。附图说明本专利技术是通过本专利技术的例示性具体实施例的非限制性实施例，参照注记的多个图式，在以下的详细说明中予以说明。图1为根据本专利技术的方面，展示具有二极管ESD保护结构的电路。图2为根据本专利技术另外的方面，展示具有FETESD保护结构的电路。图3为根据本专利技术另外的方面，展示具有二极管ESD保护结构的电路。图4为根据本专利技术另外的方面，展示具有二极管ESD保护结构的电路。图5为根据本专利技术另外的方面，展示具有FETESD保护结构的电路。具体实施方式本专利技术是关于半导体结构，并且更具体地说，是关于用于电熔丝的静电放电(ESD)保护结构。更具体地说，本专利技术是关于一种有效耦合至电熔丝以防止该电熔丝(例如：因ESD事件)非刻意编程的二极管(或FET)。有助益的是，本文中所述的电路系统，尤其鉴于电熔丝在具有负电压的ESD事件期间不再受应力的事实，改善可靠度并且提升良率。此外，由于负电压ESD事件因实施本文中所述的电路系统而不再是问题，通过确认NFET电流源的通道因确保Vgs＝0而未导通，可避免正ESD事件导致的电熔丝破坏。本专利技术的结构可使用若干不同工具以若干方式来制造。不过，一般来说，所述方法及工具是用于形成微米及纳米级尺寸的结构。用于制造本专利技术的结构的方法，即技术，已在集成电路(IC)技术获得采用。举例而言，所述结构是建置在晶圆上，并且是在晶圆的顶部上通过光微影程序以图案化材料膜的方式来实现。特别的是，制造所述结构使用了三个基本建构块：(i)在衬底上沉积材料薄膜，(ii)通过光微影成像术在膜的顶部上涂敷图型化掩膜，以及(iii)选择性地对该掩膜进行膜的蚀刻。图1为根据本专利技术的方面，展示具有ESD保护结构的电路。在图1中，电路100包括ESD保护结构，该ESD保护结构包含与电熔丝110并联的二极管105。在具体实施例中，电熔丝110与二极管105的两端点为共用的端点，所述端点其中一个直接耦合至Vf源115(ESD端点)。在具体实施例中，二极管105会确保跨布电熔丝110的电压在Vf源115上的负脉冲期间遭受箝制。更具体地说，在ESD事件期间，二极管105可以是顺偏(forwardbiased)，使得来自FET网络120的寄生电流不会非刻意编程该电熔丝110。这样的优点是通过使电流自电熔丝110通过二极管105转向至ESD接垫(例如：Vf源115)来完成。在正常操作期间，二极管110是逆偏(reversebiased)并且不会影响使用。电路100更包括与电源箝制器130并联的二极管125。二极管125较佳是大于二极管105，并且会吸收源自于Vf源115的大多数负ESD事件；也就是说，二极管125会在源自于Vf源115的负脉冲期间，通过接通电熔丝110上的电流并使该电流停留在低位准来保护电熔丝110。不过，二极管105具备足以确保来自FET网络120可流经电熔丝110的任何寄生电流低于其阈值(例如：低于1.5伏特或不会编程电熔丝110的电压)的大小，例如：宽度约5微米。按照这种方式，电熔丝110不会因出现于Vf源115的负ESD事件而熔断(例如：不会因ESD事件而遭受编程)，该负ESD事件可自FET网络120通过作为寄生电流。在具体实施例中，电源箝制器130用于通过将正脉冲电流放电来保护电熔丝110。电路100更包括GND135及多个总线电阻140。应认识的是，二极管105的其它电压阈值及参数有在本专利技术的考量范围内。因此，二极管105的大小及其电流容量在本文中是提供作为说明性、非限制性实施例。举例而言，在具体实施例中，二极管105可具备任何适当大小，例如，大到足以承载流自FET网络120(寄生二极管)的电流，以致仅低电压才施加至电熔丝110，例如：不会编程电熔丝110的电压。图2根据本专利技术另外的方面，展示具有ESD保护结构的电路。在图2中，电路100'包括ESD保护结构，该ESD保护结构包含与电熔丝110并联的FET105'。电路100'包括图1的电路100的其余组件，例如：与电源箝制器130并联的二极管125、GND135及多个总线电阻140。在具体实施例中，FET105'可以是具有低接通电压的装置，其中FET105'的栅极连接至来源，例如：Vf源115(ESD端点)。使用FET105'的优点在于接通电压(Vt)可经选择，并且可低于正规二极管。在具体实施例中，FET105'会确保跨布电熔丝110的电压在Vf源115上的负脉冲期间遭受箝制。更具体地说，在ESD事件期间，来自FET网络120的寄生电流会通过FET105'，确保电熔丝110不遭受非刻意编程。本
技术人员将会认识的是，虽然图1展示二极管而图2展示N型FET，其它诸如肖特基(Schottky)二极管、PIN二极管、及P型FET等装置仍可用于达到同上效益，并且是在本专利技术的范畴内。图3根据本专利技术另外的方面，展示具有ESD保护本文档来自技高网...

【技术保护点】
一种包含静电放电(ESD)保护结构的结构，该静电放电保护结构有效耦合至电熔丝，该静电放电保护结构经结构化以防止因源于来源的ESD事件而导致该电熔丝的非刻意编程。

【技术特征摘要】
2015.12.16 US 14/971,6441.一种包含静电放电(ESD)保护结构的结构，该静电放电保护结构有效耦合至电熔丝，该静电放电保护结构经结构化以防止因源于来源的ESD事件而导致该电熔丝的非刻意编程。2.根据权利要求1所述的结构，其中，该静电放电保护结构为与该电熔丝并联形成的二极管，其中，该电熔丝与该二极管的两端点为各自共用的端点。3.根据权利要求2所述的结构，其中，该二极管的所述端点的其中一个直接耦合至该来源。4.根据权利要求2所述的结构，其中，该二极管在该ESD事件期间为顺偏，而在正常操作期间为逆偏。5.根据权利要求4所述的结构，其中，该二极管在负脉冲期间遭受箝制，使得来自FET网络的寄生电流不会非刻意编程该电熔丝。6.根据权利要求1所述的结构，其中，该静电放电保护结构为与该电熔丝串联形成的二极管。7.根据权利要求6所述的结构，其中，该二极管在该ESD事件期间为逆偏，而在正常操作期间为顺偏。8.根据权利要求7所述的结构，其中，该二极管防止电压跨布该电熔丝高于其阈值形成。9.根据权利要求6所述的结构，其中，该二极管串联耦合至一排电熔丝。10.根据权利要求6所述的结构，其中，该二极管介于该电熔丝与FET网络之间。11.根据权利要求1所述的结构，其中，该静电放电保护结构为与该电熔丝并联的FET。12.根据权利要求1所述的结构，其中，该静电放电保护结构为与该电熔丝串联的...

【专利技术属性】
技术研发人员：A·F·卢瓦索，J·M·卢凯特伊斯，E·G·盖布雷塞拉西，R·A·波勒，A·D·斯特里克，A·Y·吉纳维，
申请(专利权)人：格罗方德半导体公司，
类型：发明
国别省市：开曼群岛,KY