用于薄外延工艺静电放电保护的可控硅整流器及制备方法技术

本发明专利技术提供了一种用于薄外延工艺ESD保护的SCR器件及其制备方法，属于超大规模集成电路静电放电保护技术领域。该SCR器件包含一个P+硅衬底和一个P‑外延层，P‑外延层中形成相邻接的N阱区域、P阱区域和深N阱层，两个阱区域中分别有N+、P+重掺杂区和STI浅槽隔离区；深N阱层位于N阱区域和P阱区域的下方，与N阱、P阱区域相接触，有效阻止了P型硅衬底中重掺杂离子向P阱中扩散，解决P阱体电阻减小的问题；同时由于深N阱与P阱的反向击穿电压远小于N阱与P阱的反向击穿电压，因此可以有效降低SCR器件的触发电压，实现薄外延工艺中电路抗ESD性能的提升。

Silicon controlled rectifier for electrostatic discharge protection of thin epitaxial process and preparation method thereof

The invention provides an SCR device used for the ESD protection of a thin epitaxial process and a preparation method thereof, belonging to the technical field of electrostatic discharge protection of an ultra large scale integrated circuit. The SCR device includes a silicon substrate P+ and a P epitaxial layer, P epitaxial layer formed adjacent to the N well region, P region and N wells deep well layer, two well area were N+, P+ and STI in the heavily doped region of shallow trench isolation region; beneath the deep N trap located in the N well region and the P well region, contact with the N trap and P trap area, effectively prevent the P type silicon substrate in heavily doped ion diffusion to the P trap and P trap solution reduced body resistance; at the same time as the reverse breakdown voltage reverse breakdown voltage of the deep N trap and P trap is far less than N P wells and wells, thus effectively reduce the SCR device can trigger voltage, circuit realization of thin epitaxial process the anti ESD performance improvement.

【技术实现步骤摘要】
用于薄外延工艺静电放电保护的可控硅整流器及制备方法
本专利技术属于超大规模集成电路静电放电（英文：Electro-Staticdischarge，简称：ESD）保护
，涉及一种可应用于薄外延工艺中ESD保护的可控硅整流器（英文：SiliconControlledRectifier，简称：SCR）及其制备方法。
技术介绍
随着半导体工艺的不断发展，推动了超大规模集成电路(英文：VeryLargeScaleIntegratedcircuit，简称：VLSI)的性能也在过去的几十年里提高了5个量级。目前的集成电路芯片己具备集成数以亿计的晶体管能力，但同时工艺尺寸的缩小也面临着很多障碍，最主要的就是可靠性问题、工艺波动问题以及功耗问题。而在可靠性问题方面静电放电/静电过应力(英文：ElectrostaticDischarge/ElectricalOverStress，简称：ESD/EOS)则是导致集成电路(英文：IntegratedCircuit，简称：IC)失效的主要原因。统计表明有近30%~50%的芯片失效是ESD/EOS导致的。随着电路集成规模的增加，电路抗单粒子闩锁（英文：SingleEventLatchup，简称：SEL）问题变得更为严峻。在高掺杂浓度P+的P型硅单晶上外延一定厚度的P-低掺杂浓度的外延层，可以降低寄生NPN晶体管的横向电阻，从而抑制互补金属氧化物半导体（英文：complementarymetaloxidesemiconductor，简称：CMOS）集成电路中的寄生晶闸管效应，提高抗单粒子闩锁性能。采用薄外延材料，可以有效提高电路的抗单粒子闩锁性能，但同时会造成衬底电阻的降低，使得栅极接地NMOS管(英文：gate-groundedNMOS，简称：GGNMOS)各个叉指触发不均匀，导致常规的ESD保护结构GGNMOS器件的ESD保护能力下降，因此薄外延材料上制备的芯片无法满足ESD指标要求。可控硅整流器被认为是面积效率最高的ESD防护器件，具有极高的鲁棒性。典型的基础横向SCR是由一个寄生的PNP晶体管和一个寄生的NPN晶体管构成，N型阱中的N+注入和P+注入构成阳极，P型衬底中的N+注入和P+注入构成阴极；阳极的P+、Nwell和Pwell分别形成PNP晶体管的发射极、基极和集电极；Nwell、Pwell和阴极的N+分别形成NPN晶体管的集电极、基极和发射极。当ESD事件来临时，N阱与P阱反偏，SCR处于高阻状态，N阱和P阱反偏PN结承受大部分电压，N阱与P阱间流通的电流极小约为此PN结的反向饱和电流，SCR处于关闭状态。若ESD持续放电，N阱与P阱间的电压继续增大，当反向电压大于PN结的雪崩击穿电压时，产生大量电子空穴对，电流增大使得P阱与N+的压降大于0.7V，NPN晶体管导通，电流通过N阱使得PNP晶体管发射结正向偏压大于0.7V，因此PNP晶体管也开始导通。NPN晶体管与PNP晶体管存在的正反馈机制保持着两个晶体管的导通状态，此时不需要那么大阳极-阴极电压来保持SCR的开启状态，所以电压开始下降，进入负阻区。由此可知，SCR的开启电压与N阱、P阱的反向击穿电压有关，因此SCR的开启电压一般较大，甚至高于器件的栅氧击穿电压，因此会导致SCR在保护电路已被ESD打坏的情况下仍未开启。
技术实现思路
为了降低SCR的触发电压，本专利技术在典型的基础横向SCR器件制备过程中引入深N阱（英文：DeepNWell）结构。本专利技术的目的在于实现一种用于薄外延工艺ESD保护的SCR及其制备方法。本专利技术的SCR包括P型硅衬底、P-外延层、深N阱层、N阱区域、P阱区域、N+重掺杂区域、P+重掺杂区域、浅槽隔离（英文：shallowtrenchisolation，简称：STI）区域，其中深N阱层位于N阱区域和P阱区域的下方，且与N阱区域和P阱区域相接触。可选的，P-外延层的厚度为大于第一厚度阈值且小于第二厚度阈值，其中第一厚度阈值小于4.0μm，第二厚度阈值大于3.0μm。可选的，深N阱层的厚度大于第三厚度阈值且小于第四厚度阈值，其中第三厚度阈值小于1.5μm，第四厚度阈值大于1.0μm。可选的，深N阱层的掺杂浓度大于N阱区域的掺杂浓度。可选的，N+重掺杂区域的掺杂浓度大于N阱区域的掺杂浓度。可选的，P+重掺杂区域的掺杂浓度大于P阱区域的掺杂浓度。本专利技术的SCR有效阻止了P型硅衬底中重掺杂离子向P阱区域中扩散，解决P阱体电阻减小的问题；同时由于深N阱与P阱的反向击穿电压远小于N阱与P阱的反向击穿电压，因此可以有效降低SCR器件的触发电压，实现薄外延工艺中电路抗ESD性能的提升。本专利技术的SCR的制备方法包括：（1）通过高能量离子注入机向P型外延材料片的P-外延层注入磷离子，退火形成深N阱层，其中，P型外延材料片包括位于底层的P型硅衬底和位于P型硅衬底上一层的P-外延层；（2）在P-外延层上进行一次氧化，形成薄氧化缓冲层，在薄氧化缓冲层4上淀积氮化硅，形成硬掩模层；（3）在形成的硬掩模层的表面涂覆光刻胶，进行有源区光刻，刻蚀氮化硅、氧化硅和P-外延层的硅衬底，完成STI，形成有源区；（4）去除剩余的光刻胶，通过高密度等离子体（英文：HighDensityPlasm，简称：HDP）淀积填充STI形成的槽，利用化学机械抛光（英文：ChemicalMechanicalPolishing，简称：CMP）平坦化去除氮化硅形成的硬掩模层和薄氧化缓冲层，形成STI区域；（5）再继续在步骤（4）得到的结构的表面涂覆光刻胶，进行P阱区光刻，对光刻后形成的P阱区注入硼离子，形成P阱区域；（6）去除步骤（5）得到的结构上的剩余的光刻胶，在去除剩余的光刻胶的结构表面重新涂覆光刻胶，进行N阱区光刻，对光刻后形成的N阱区注入磷离子，形成N阱区域；（7）去除步骤（6）得到的结构上的剩余的光刻胶，在去除剩余的光刻胶的结构表面重新涂覆光刻胶，进行P+重掺杂区光刻，对光刻后形成的P+重掺杂区注入硼离子，形成P+重掺杂区域；（8）去除步骤（7）得到的结构上的剩余光刻胶，在去除剩余光刻胶的表面重新涂覆光刻胶，进行N+区光刻，对光刻后形成的N+重掺杂区注入磷离子，形成N+重掺杂区域；（9）去除步骤（8）得到的结构上的剩余光刻胶，在去除剩余光刻胶的表面重新涂覆光刻胶，进行P+重掺杂区光刻以及N+重掺杂区光刻，淀积金属，利用化学机械抛光平坦化，去除表面金属，去除剩余光刻胶，完成金属电极区的制备。本专利技术可以达到的有益效果至少包括：本专利技术的用于薄外延工艺ESD保护的SCR器件制备方法可以与薄外延工艺兼容，在基于P-/P+外延衬底材料上制备SCR器件，用于电路的ESD保护结构，通过引入深N阱层次降低SCR器件的触发电压，提升薄外延工艺电路抗ESD性能。应当理解的是，以上的一般描述和后文的细节描述仅是示例性的，并不能限制本专利技术。附图说明此处的附图被并入说明书中并构成本说明书的一部分，示出了符合本专利技术的实施例，并与说明书一起用于解释本专利技术的原理。图1为本专利技术提出的用于薄外延工艺ESD保护的SCR器件的示意图；图2至图10为本专利技术的用于薄外延工艺ESD保护的SCR器件的制备方法的流程图。具体实施方式这里将详细地对示例性实施例进行说明，其示例表示在附图本文档来自技高网...

【技术保护点】
一种用于薄外延工艺静电放电ESD保护的可控硅整流器SCR，所述SCR包括P型硅衬底、P‑外延层、深N阱层、N阱区域、P阱区域、N+重掺杂区域、P+重掺杂区域、浅槽隔离STI区域，其特征在于，所述深N阱层位于所述N阱区域和所述P阱区域的下方，且与所述N阱区域和P阱区域相接。

【技术特征摘要】
1.一种用于薄外延工艺静电放电ESD保护的可控硅整流器SCR，所述SCR包括P型硅衬底、P-外延层、深N阱层、N阱区域、P阱区域、N+重掺杂区域、P+重掺杂区域、浅槽隔离STI区域，其特征在于，所述深N阱层位于所述N阱区域和所述P阱区域的下方，且与所述N阱区域和P阱区域相接。2.如权利要求1所述的用于薄外延工艺ESD保护的SCR，其特征在于，所述P-外延层的厚度为大于第一厚度阈值且小于第二厚度阈值，所述第一厚度阈值小于4.0μm，所述第二厚度阈值大于3.0μm。3.如权利要求1所述的用于薄外延工艺ESD保护的SCR，其特征在于，所述深N阱层的厚度大于第三厚度阈值且小于第四厚度阈值，所述第三厚度阈值小于1.5μm，所述第四厚度阈值大于1.0μm。4.如权利要求1所述的用于薄外延工艺ESD保护的SCR，其特征在于，所述深N阱层的掺杂浓度大于所述N阱区域的掺杂浓度。5.如权利要求1所述的用于薄外延工艺ESD保护的SCR，其特征在于，所述N+重掺杂区域的掺杂浓度大于所述N阱区域的掺杂浓度。6.如权利要求1所述的用于薄外延工艺ESD保护的SCR，其特征在于，所述P+重掺杂区域的掺杂浓度大于所述P阱区域的掺杂浓度。7.一种如权利要求1所述的用于薄外延工艺ESD保护的SCR的制备方法，其特征在于，所述制备方法...

【专利技术属性】
技术研发人员：谢儒彬，吴建伟，陈海波，洪根深，
申请(专利权)人：中国电子科技集团公司第五十八研究所，
类型：发明
国别省市：江苏,32