本发明专利技术提供了高阈值电压功率MOS芯片、器件及提高阈值电压的方法。所述芯片包括由一个以上元胞构成的功率MOS芯片有源区、打线区，所述有源区包括源极、多晶硅栅、漏极，所述打线区包括分别用于源极、多晶硅栅进行打线的源极打线区、多晶硅栅打线区；其特征在于，进一步包括二极管区，所述二极管区包括第一齐纳二极管、第二齐纳二极管；第二齐纳二极管并联在多晶硅栅与源极之间，第一齐纳二极管与多晶硅栅串联。以及公开了基于所述芯片所封装形成的器件，以及提高功率MOS器件阈值电压的方法。本发明专利技术通过器件芯片布局设计使器件阈值得到提升，而且这些齐纳二极管可以使器件抗ESD能力得到大幅度提升。
【技术实现步骤摘要】
本专利技术涉及半导体器件设计与制造领域，尤其是MOS器件的设计、制造，以及所实现的MOS器件。
技术介绍
作为电源管理领域的核心器件，功率MOS器件(以下简称M0S)由于具备电压驱动、开关速度快、安全工作区宽、正温度系数等显著优点，功率MOS器件广泛应用于计算机、网络通信、消费电子、工业电子、汽车电子以及半导体照明等领域。功率MOS器件根据沟道类型可以分为N沟道和P沟道两种，根据开关类型可以分为增强型和耗尽型两种类型。在某些特定的应用领域，需要更高阈值电压的功率MOS器件，特别是耗尽型功率MOS器件(以下简称耗尽型M0S)，常规方法只能将阈值电压做到OV?-3V，制作更高阈值电压的器件成为了技术瓶颈。功率MOS器件设计其实就是器件芯片设计，通常功率MOS芯片包含了使器件实现参数特性的有源区域，为器件所随更高击穿电压所布置的终端区域，以及为栅极打线而布置的栅极打线区域。图1示意性地给出了耗尽型MOS器件芯片元胞的剖面结构，多个元胞并列排列组成了耗尽型功率MOS芯片的有源区。如图1所示，耗尽型MOS元胞结构包括置于底部的漏极5，布置于漏极5上方的具有N型或P型掺杂类型半导体衬底11，以与半导体衬底11掺杂类型相同的外延层12，在外延层12的上部有与外延层12掺杂类型相反的阱区13，以及与外延层掺杂类型相同的源区14以及导通沟道15，在上方分别布置有栅氧化层4，多晶硅栅3 (简称栅极，附图标记仍然使用3)以及介质隔离层2 (简称隔离层，附图标记仍然使用2)和器件的源极I (即源极S)。在耗尽型MOS器件的设计中，通常采用调整阱区13以及沟道区15的掺杂离子浓度来调整器件的阈值电压，也有采用增加栅极与导电沟道15的距离来增加器件阈值电压方法。但总体说来，上述方法调整阈值电压也只能使器件阈值电压处于OV?-3V (N沟道耗尽型M0S)或OV?3V (P沟道耗尽型M0S)范围内。采用以上方法，极限地可以将阈值电压调整到-5V，但所制作的器件明显出现参数一致性差，器件性能大幅下降。图2示意性地给出了增强型MOS器件芯片元胞的结构，多个元胞并列排列组成了增强型功率MOS芯片的有源区。如图2所示，增强型MOS结构包括置于底部的器件漏极5，布置于漏极5上方的具有N型或P型掺杂类型半导体衬底11，以及与半导体衬底11掺杂类型相同的外延层12，在外延层12的上部有与外延层12掺杂类型相反的阱区13，以及与外延层掺杂类型相同的源区14，在的上方分别布置有栅氧化层，多晶硅栅3以及介质隔离层和器件的源极I (即源极S)。通过调整阱区13的掺杂离子浓度来提高器件的阈值电压，但是器件性能大幅下降，而且器件的导通电阻等参数会大幅上升。并且，功率MOS器件属于静电敏感型器件，器件在装配、测试等过程中，不可避免地会受到静电的影响而损坏，受到静电冲击而导致器件失效成为了器件失效的主要模式。因此，提高所示器件的阈值电压不可以满足对高阈值电压功率MOS器件的需求，而且对于器件在装配、测试过程中对静电的耐冲击性能，降低其失效率，进而降低生成及使用成本也至关重要。
技术实现思路
针对上述不足，本专利技术所要解决的技术问题是在不降低功率MOS器件性能的情况下，有效提高功率MOS器件的阈值电压，尤其是提供提高功率MOS器件阈值电压的方法，高阈值电压功率MOS芯片、器件。所述技术方案包括: 高阈值电压功率MOS芯片，包括由一个以上元胞构成的功率MOS芯片有源区、打线区，所述有源区包括源极、多晶硅栅、漏极，以及一打线区，所述打线区包括分别用于源极、多晶硅栅进行打线的源极打线区、多晶硅栅打线区；进一步包括二极管区，所述二极管区包括第一齐纳二极管、第二齐纳二极管；第二齐纳二极管并联在多晶硅栅与源极之间，第一齐纳二极管与多晶硅栅串联，并连接到所述第二齐纳二极管与多晶硅栅连接点之外。进一步地，所述第一齐纳二极管至少为I个，所述多个第一齐纳二极管逐次正反向相接串联接入；所述第二齐纳二极管为多个，所述多个第二齐纳二极管逐次正反向相接串联接入。进一步地，所述第一齐纳二极管的个数为y:1< y < 10 ;第二齐纳二极管的个数为X:2 < X < 10。优选地，所述x〈y。进一步地，所述第一齐纳二极管与第二齐纳二极管串联后整体的击穿电压应高于器件栅极的工作电压，并低于有源区栅氧化层所能承受的最大电压。进一步地，在所述二极管区通过间隔方式交错形成多个连续的齐纳二极管的P区、N区，构成依次正反向串联的多个齐纳二极管；将所述串联的齐纳二极管中部的一个区与有源区的多晶硅栅直接电连接，将所述串联的齐纳二极管一端端部的区直接电连接到多晶硅栅打线区，直接电连接多晶硅栅的区与直接电连接到多晶硅栅打线区的区之间的齐纳二极管构成第一齐纳二极管；将所述串联的齐纳二极管的另一端端部的区直接电连接到源极打线区，直接电连接多晶硅栅的区与直接电连接到源极打线区的区之间的齐纳二极管构成第二齐纳二极管。高阈值电压功率MOS部件，包括功率MOS芯片、封装体、器件栅极、器件漏极、器件源极；其特征在于，所述功率MOS芯片为上述任一所述的高阈值电压功率MOS芯片，所述封装体对所述芯片进行封装，所述器件栅极电连接到第二齐纳二极管远离多晶硅栅的端部的电极，器件源极同时电连接到所述源极和第一齐纳二极管远离多晶硅栅的端部电极，所述器件漏极与漏极直接电连接。进一步地，所述漏极直接与漏极打线区电连接，所述源极和第一齐纳二极管远离有源区的端部电极与源极打线区电连接，所述第二齐纳二极管端部电极直接与多晶硅栅打线区电连接。提高功率MOS器件阈值电压的方法，通过在器件有源区多晶硅栅与源极之间并联X个齐纳二极管，与多晶硅栅串联I个齐纳二极管，通过所述接入的齐纳二极管共同起到了分压的作用，使实际作用于器件有源区多晶硅栅的电压只是整个器件栅极电压的一部分，从而在不改变有源区阈值电压和性能指标的情况下，提升器件整体的阈值电压；所述x>l, y>l。进一步地，I彡y彡10，2彡X彡10，x〈y ;当x取偶数时，所述器件的阈值电压提升至有源区阈值电压的(x+y)/x倍；当1取奇数时，所述器件的阈值电压提升至有源区阈值电压的(x+y)/(x-l)倍；所述齐纳二极管整体作为串联状态的击穿电压应高于器件栅极的工作电压，并低于有源区栅氧化层所能承受的最大电压。与现在技术相比，本专利技术的有益效果是: 本专利技术在不需要改变现有的功率MOS芯片工艺流程及工艺参数，不需要调整掺杂离子浓度以及增加光刻次数，器件性能不受到影响，使器件的阈值电压得到较大幅度的提升，并且在提高阈值电压的同时，使器件大幅增加抗ESD(Electro-Static discharge，静电释放)冲击的能力(使器件具有ESD保护功能)，使器件免受静电干扰而损坏。第一，与器件有源区多晶硅栅与源极之间并联的齐纳二极管和与器件有源区多晶硅栅串联的齐纳二极管共同起到了分压的作用，使实际作用于器件有源区多晶硅栅的电压只是整个器件栅极电压的一部分。并且这些齐纳二极管与器件有源区的多晶硅栅同步形成，齐纳二极管的PN结与器件有源区的阱区以及源区注入同步形成，因此不需要额外增加光刻次数以及工艺步骤就可以实现，实际中只需要在进行器件版图绘制和掩模制作时预留出相本文档来自技高网...
【技术保护点】
高阈值电压功率MOS芯片，包括由一个以上元胞构成的功率MOS芯片有源区、打线区，所述有源区包括源极、多晶硅栅、漏极，以及一打线区，所述打线区包括分别用于源极、多晶硅栅进行打线的源极打线区、多晶硅栅打线区；其特征在于，进一步包括二极管区，所述二极管区包括第一齐纳二极管、第二齐纳二极管；第二齐纳二极管并联在多晶硅栅与源极之间，第一齐纳二极管与多晶硅栅串联，并连接到所述第二齐纳二极管与多晶硅栅连接点之外。
【技术特征摘要】
【专利技术属性】
技术研发人员：张少锋，周仲建，钟川，
申请(专利权)人：成都方舟微电子有限公司，
类型：发明
国别省市：四川;51
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