垂直半导体器件(例如，垂直功率器件、IGBT器件、垂直双极晶体管、UMOS器件或GTO闸流管)形成为具有源半导体区域，在该有源半导体区域内制作有多个半导体结构以形成有源器件，并且在该有源半导体区域之下至少一部分衬底材料被去除，以隔离该有源器件、暴露至少一个半导体结构而用于底侧电连接、及提高散热性能。优选至少一个半导体结构在有源半导体区域的底侧被电极接触。
【技术实现步骤摘要】
【专利说明】集成电路芯片和垂直功率器件本申请是斯兰纳半导体美国股份有限公司于2011年10月11日申请的名称为“具有被减薄的衬底的垂直半导体器件”、申请号为201180059579.3的专利技术专利申请的分案申请。相关申请的交叉引用本申请要求2010年10月12日提交的美国临时专利申请N0.61/392,419的优先权，其通过引用全部结合于此。
技术介绍
半导体功率器件在二十世纪五十年代早期就投入使用。它们是在功率电子电路中用作开关或整流器的专门器件。半导体功率器件的特点在于它们能够承受高电压和大电流以及与高功率运行相关的高温。例如，开关调压器包括两个功率器件，该两个功率器件以同步的方式不断地导通和截止以调整电压。在此情形下的功率器件需要在导通状态下承受系统级的电流，在截止状态下承受电源的全部电势，并且散发大量的热。理想的功率器件能在高功率条件下运行，能在导通和截止状态之间快速切换，并且具有低的热阻。采用金属氧化物半导体场效晶体管(M0SFET)技术制得的标准功率器件结构是垂直扩散金属氧化物半导体(VDM0S，Vertical Diffused Metal-Oxide Semiconductor)结构。VDMOS结构也称为双扩散M0S(DM0S，Double-diffused M0S)。采用术语〃垂直〃是因为电流垂直地流过该器件，并且采用术语〃扩散〃是因为沟道和源极区域通过扩散处理步骤制成。可参考图1描述该结构。图1示出了VDM0S功率器件100的截面图。功率器件100包括一个或多个源极电极101、漏极电极102和栅极电极103。源极区域104是η型VDM0S器件中的Ν+掺杂区域。与标准的M0SFET构造相比，源极区域104在栅极绝缘体106下方设置栅极105的任一侧。沟道区域107是η型VDM0S器件中的Ρ+掺杂区域，并且它们设置在漏极区域108和源极区域104之间。在η型VDM0S器件中，施加给栅极电极103的高电压将反转源极区域104和漏极区域108之间的沟道区域107。与采用相同芯片面积实现的标准M0SFET相比，该构造允许功率器件100承受截止状态下的高电压和导通状态下的高电流二者。功率器件100的沟道宽度是具有相同芯片面积的传统M0SFET的两倍，因此允许功率器件100承受大电流。另外，在传统M0SFET中通常为沟道长度的尺寸不影响击穿电压。然而，漏极区域108的厚度和掺杂决定了功率器件100的击穿电压。当在常规的体半导体工艺中制作VDM0S器件时，漏极区域108通常为器件衬底。VDM0S功率器件100具有一定的缺点而限制其成为理想的功率器件。例如，存在由漏极区域108和沟道区域107之间的边界形成的大的结电容。该电容通常是由于由尺寸111设定的面积成分和由尺寸110设定的深度成分引起。因为由漏极区域108和沟道区域107形成的结必须在功率器件100切换时充电或放电，所以该结的电容降低了功率器件100的性能。另外，因为面积成分受限，所以不能分别接触源极区域104和沟道区域107，这是由于诸如源极电极101的电极常常要占用很大的面积。此外，功率器件100具有很差的热性能，因为它制作在体半导体上。制作在体半导体中的功率器件典型地具有约200μπι的最小晶片厚度，这是由于在将大尺寸晶片处理变薄时晶片破裂的可能性很高。因为硅衬底的热阻与硅衬底的厚度成比例，所以在体半导体上制作功率器件在热性能方面是有问题的。集成电路中的高热量可能使其器件的电特性偏移到期望的范围之外，导致关键设计的失败。器件中残留的不确定的过剩热量可能会以翘曲或者材料熔化的形式在器件的电路中导致永久且关键的失败。另外，层转移技术典型地在各个处理阶段涉及一对半导体晶片，该一对半导体晶片通过直接接合、分子接合或粘结接合而接合在一起。如果晶片之一是绝缘体上半导体(SOI)晶片或绝缘体上硅晶片且其衬底被去除以暴露出埋设的氧化物，则所形成的结构将包括一器件层，该器件层相对于其原始方位而被倒置并且被从SOI晶片转移到新的处理晶片。层转移结构200如图2所示。层转移结构200包括处理晶片201和SOI晶片202。处理晶片201包括处理晶片衬底203和处理接合层20LS0I晶片202包括绝缘体层205和电路层206。层转移结构200示出了层转移工艺的完成产品。然而，在层转移开始前，SOI晶片202另外包括在绝缘体层205之下的另一个层衬底材料。衬底层典型地为诸如硅的半导体材料。绝缘体层205是电介质，其通常是通过衬底硅的氧化而形成的二氧化硅。电路层206包括在结构207已经形成其中之后存在的掺杂剂、电介质、多晶硅、金属层、钝化层和其它层的结合。结构207可包括金属配线；诸如电阻器、电容器和电感器的无源器件；以及诸如晶体管的有源器件。在处理接合层204接合到SOI晶片202的顶部时开始层转移。此时，处理晶片201给S0I晶片202提供足够的稳定性，从而可去除上述的在绝缘体层205下方的衬底材料层。作为该工艺的结果，层转移结构200提供的器件可通过底表面208而被接触。这意味着至电路层206中的结构207的外部接触非常接近结构207自身。在某些情形下，该距离在1微米(μπι)的量级。如这里以及所附权利要求中所用的，层转移结构200的“顶部”是指顶表面209，而层转移结构200的“底部”是指底表面208。该方位配置与电路层206与其它参照系的相对方位、从S0I晶片202去除层或者给S0I晶片202增加层无关。因此，电路层206总是在绝缘体层205之上。另外，从电路层206的中部开始朝着底表面208延伸的向量总是指向层转移结构的“背侧”方向，而与S0I晶片202与其它参照系的相对方位、从S0I晶片202去除层或给S0I晶片添加层无关。请考虑关于本专利技术的这些和其它背景。【附图说明】图1是现有技术的VDM0S功率器件的简化截面图。图2现有技术的层转移结构的简化截面图。图3是结合本专利技术实施例的垂直功率器件的简化截面图。图4是结合本专利技术选择性实施例的垂直功率器件的简化截面图。图5是结合本专利技术实施例的垂直功率器件的示例性平面布置图案的简化图。图6是结合本专利技术实施例的垂直功率器件的另一个示例性平面布置图案的简化图。图7是结合本专利技术另一个选择性实施例的垂直功率器件的简化截面图。图8是结合本专利技术实施例的垂直功率器件的另一个示例性平面布置图案的简化图。图9是结合本专利技术实施例的垂直功率器件的另一个示例性平面布置图案的简化图。图10是结合本专利技术另一个选择性实施例的垂直功率器件的简化截面图。图11是结合本专利技术另一个选择性实施例的绝缘栅极双极晶体管(IGBT)器件的简化截面图。图12是结合本专利技术另一个选择性实施例的垂直双极晶体管器件的简化截面图。图13是结合本专利技术另一个选择性实施例的UM0S器件的简化截面图。图14是结合本专利技术另一个选择性实施例的另一个UM0S器件的简化截面图。图15是结合本专利技术另一个选择性实施例的栅极截止(GT0)闸流管器件的简化截面图。图16是层转移器件的简化截面图，其具有结合本专利技术另一个选择性实施例的垂直功率器件。图17是半导体芯片的简化截面图，其具有多个器件且结合本专利技术的实施例。图18是根据本专利技术的实施例的用于制造图3-10、13、14、16和/本文档来自技高网...
【技术保护点】
一种集成电路芯片，包括：垂直半导体器件，包括：有源半导体区域，在该有源半导体区域内制作有多个半导体结构以形成有源器件，并且在该有源半导体区域之下至少一部分衬底材料被去除，以隔离该有源器件、暴露所述半导体结构中的电互补的至少两个、及提高散热性能；以及至少一个底侧电极，连接到暴露的半导体结构中的至少一个。
【技术特征摘要】
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【专利技术属性】
技术研发人员：SB莫林，MA斯图伯，
申请(专利权)人：斯兰纳半导体美国股份有限公司，
类型：发明
国别省市：美国;US
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