半导体器件及其制造方法技术

一种半导体器件,包括：鳍片结构，在衬底之上沿第一方向延伸分布，其中鳍片结构的材质为III-V族化合物；源区、沟道区、漏区，在鳍片结构顶部中，沿第一方向延伸分布；栅极堆叠，在沟道区之上沿第二方向延伸分布；栅极侧墙，在栅极堆叠沿第一方向的两侧。依照本发明专利技术的半导体器件及其制造方法，从衬底中细微凹槽开始外延生长不同材料的器件鳍片结构，在选择合适的深宽比凹槽中抑制了界面缺陷向上传播，提高了器件的可靠性，并且有效提高了器件的沟道区载流子迁移率。

【技术实现步骤摘要】

本专利技术涉及一种半导体器件及其制造方法，特别是涉及一种基于Ge材料的鳍片场效应晶体管(FinFET)及其制造方法。
技术介绍
随着半导体器件尺寸持续缩小，增强沟道载流子的迁移率成为非常重要的技术。在衬底应力层的设计中不同的材料的特性不同，例如晶格常数、介电常数、禁带宽度、特别是载流子迁移率等等，如下表1所示。表1由表1可见，在上述这些可能的衬底材料中，III-V族材料具有最高的电子迁移率，使用III-V族材料作为半导体器件的衬底特别是沟道区将大大增强载流子迁移率，因而能制造更快的大规模集成电路(LSIC)。此外，由表1可见，III-V族材料具有与Si材料明显不同的晶格常数，因此III-V族材料使用常规方法比较难以集成在半导体工艺中常用的Si衬底上，使得需要工艺做出很大改进才能制造性能更佳的半导体器件，提升了性能，但是往往无法同时降低成本。另一方面，为了应对半导体器件的不断小型化所带来的挑战，已经提出了多种高性能器件，特别是在当前的亚20nm技术中，三维多栅器件(FinFET或Tri-gate)是主要的器件结构，这种结构增强了栅极控制能力、抑制了漏电与短沟道效应。例如，双栅SOI结构的MOSFET与传统的单栅体Si或者SOIMOSFET相比，能够抑制短沟道效应(SCE)以及漏致感应势垒降低(DIBL)效应，具有更低的结电容，能够实现沟道轻掺杂，可以通过设置金属栅极的功函数来调节阈值电压，能够得到约2倍的驱动电流，降低了对于有效栅氧厚度(EOT)的要求。而三栅器件与双栅器件相比，栅极包围了沟道区顶面以及两个侧面，栅极控制能力更强。进一步地，全环绕纳米线多栅器件更具有优势。然而，由于III-V族材料的晶格常数与Si有差异，在形成小尺寸器件、特别是鳍片场效应晶体管(FinFET)时，难以完全采用III-V族材料形成鳍片结构，因此难以有效地进一步增强FinFET的沟道区载流子迁移率。并且，III-V族材料与Si界面处由于晶格失配存在的缺陷会使得外延在Si上的基于III-V族材料的小尺寸器件存在可靠性下降的问题。
技术实现思路
因此，本专利技术的目的在于进一步提高FinFET沟道区载流子迁移率以提高半导体器件电学性能和可靠性。本专利技术提供了一种半导体器件,包括：鳍片结构，在衬底之上沿第一方向延伸分布，其中鳍片结构的材质为III-V族化合物；源区、沟道区、漏区，在鳍片结构顶部中，沿第一方向延伸分布；栅极堆叠，在沟道区之上沿第二方向延伸分布；栅极侧墙，在栅极堆叠沿第一方向的两侧。其中，鳍片结构具有突入衬底表面的向下突起。其中，鳍片结构的III-V族化合物选自GaN、GaP、GaAs、GaSb、InN、InGaN、InGaAs、InP、AlGaN、InAs、InSb的任一种及其组合。其中，源区、漏区的顶部具有抬升源区和抬升漏区，具有与鳍片结构不同的材质以向沟道区施加应力。其中，鳍片结构底部还具有种晶层和/或缓冲层。其中，种晶层和/或缓冲层的材料选自SiGe、SiGeC、SiC、Ge、SiGeSn、SiGeSnC、GeSn的任一种及其组合。其中，鳍片结构的中部进一步包括穿通停止层，穿通停止层为与沟道区导电类型相反的掺杂区、或者绝缘体。其中，栅极堆叠包括高K材料的栅极绝缘层以及金属材料的栅极导电层。本专利技术还提供了一种半导体器件制造方法，包括：在衬底之上形成沿第一方向延伸分布的Si材质的第一鳍片结构以及第一鳍片结构之间的浅沟槽隔离；刻蚀去除第一鳍片结构，在浅沟槽隔离之间留下第一沟槽；在第一沟槽中外延生长III-V族化合物半导体材料，形成第二鳍片结构；在第二鳍片结构上形成沿第二方向延伸分布的栅极堆叠、以及位于栅极堆叠沿第一方向两侧的源漏区，第二鳍片结构在栅极堆叠结构下方的部分构成沟道区。其中，刻蚀形成第一沟槽时进一步包括，在第一沟槽底部刻蚀衬底形成V型凹陷。其中，采用湿法腐蚀和/或干法刻蚀衬底形成第一沟槽。其中，控制湿法腐蚀和/或干法刻蚀的时间以控制V型凹陷的深度。其中，刻蚀去除第一鳍片结构之前进一步包括，清洁第一鳍片结构顶部。其中，外延生长第二鳍片结构之后进一步包括，回刻浅沟槽隔离以暴露第二鳍片结构的顶部。其中，形成栅极堆叠之前进一步包括，采用垂直和/或倾斜离子注入在第二鳍片结构中部形成穿通停止层。其中，对于nFinFET注入选自B、In、BF2的掺杂剂，或者对于pFinFET注入选自As、P的掺杂剂，形成与沟道区导电类型相反的掺杂区构成穿通停止层；或者，注入选自C、N、O的掺杂剂并退火反应形成绝缘体的穿通停止层。其中，形成栅极堆叠、源漏区的步骤进一步包括：在第二鳍片结构上形成沿第二方向延伸分布的假栅极堆叠和栅极侧墙；在栅极侧墙沿第一方向两侧的第二鳍片结构顶部形成轻掺杂源漏区；在轻掺杂源漏区顶部外延生长抬升源漏区；去除假栅极堆叠形成栅极开口；在栅极开口中沉积高K材料的栅极绝缘层以及金属材料的栅极导电层。其中，第二鳍片结构的III-V族化合物选自GaN、GaP、GaAs、GaSb、InN、InGaN、InGaAs、InP、AlGaN、InAs、InSb的任一种及其组合。其中，外延生长III-V族化合物半导体材料之前进一步包括，在第一沟槽底部外延生长种晶层和/或缓冲层。其中，种晶层和/或缓冲层的材料选自SiGe、SiGeC、SiC、Ge、SiGeSn、SiGeSnC、GeSn的任一种及其组合。依照本专利技术的半导体器件及其制造方法，从衬底中细微凹槽开始外延生长不同材料的器件鳍片结构，阻止了界面缺陷向上传播，提高了器件的可靠性，并且有效提高了器件的沟道区载流子迁移率。附图说明以下参照附图来详细说明本专利技术的技术方案，其中：图1至图17分别显示了依照本专利技术的半导体器件制作方法各步骤的示意图。具体实施方式以下参照附图并结合示意性的实施例来详细说明本专利技术技术方案的特征及其技术效果，公开了进一步提高FinFET沟道区载流子迁移率以提高半导体器件电学性能和可靠性的III-V族材料鳍片FinFET及其制造方法。需要指出的是，类似的附图标记表示类似的结构，本申请中所用的术语“第一”、“第二”、“上”、“下”等等可用于修饰各种器件结构或工艺步骤。这些修饰除非特别说明并非暗示所修饰器件结构或工艺步骤的空间、次序或层级关系。参照图1的剖视本文档来自技高网...

【技术保护点】
一种半导体器件,包括：鳍片结构，在衬底之上沿第一方向延伸分布，其中鳍片结构的材质为III‑V族化合物；源区、沟道区、漏区，在鳍片结构顶部中，沿第一方向延伸分布；栅极堆叠，在沟道区之上沿第二方向延伸分布；栅极侧墙，在栅极堆叠沿第一方向的两侧。

【技术特征摘要】
1.一种半导体器件,包括：
鳍片结构，在衬底之上沿第一方向延伸分布，其中鳍片结构的材
质为III-V族化合物；
源区、沟道区、漏区，在鳍片结构顶部中，沿第一方向延伸分布；
栅极堆叠，在沟道区之上沿第二方向延伸分布；
栅极侧墙，在栅极堆叠沿第一方向的两侧。
2.如权利要求1的半导体器件，其中，鳍片结构具有突入衬底表面
的向下突起。
3.如权利要求1的半导体器件，其中，鳍片结构的III-V族化合物选
自GaN、GaP、GaAs、GaSb、InN、InGaN、InGaAs、InP、
AlGaN、InAs、InSb的任一种及其组合。
4.如权利要求1的半导体器件，其中，源区、漏区的顶部具有抬升
源区和抬升漏区，具有与鳍片结构不同的材质以向沟道区施加应
力。
5.如权利要求1的半导体器件，其中，鳍片结构底部还具有种晶层
和/或缓冲层。
6.如权利要求5的半导体器件，其中，种晶层和/或缓冲层的材料选
自SiGe、SiGeC、SiC、Ge、SiGeSn、SiGeSnC、GeSn的任
一种及其组合。
7.如权利要求1的半导体器件，其中，鳍片结构的中部进一步包括
穿通停止层，穿通停止层为与沟道区导电类型相反的掺杂区、或
者绝缘体。
8.如权利要求1的半导体器件，其中，栅极堆叠包括高K材料的栅
极绝缘层以及金属材料的栅极导电层。
9.一种半导体器件制造方法，包括：
在衬底之上形成沿第一方向延伸分布的Si材质的第一鳍片
结构以及第一鳍片结构之间的浅沟槽隔离；
刻蚀去除第一鳍片结构，在浅沟槽隔离之间留下第一沟槽；
在第一沟槽中外延生长III-V族化合物半导体材料，形成第二
鳍片结构；
在第二鳍片结构上形成沿第二方向延伸分布的栅极堆叠、以

\t及位于栅极堆叠沿第一方向两侧的源漏区，第二鳍片结构在栅极
堆叠结构下方的部分构成沟道区。
10.如权利要求9的方法，其中，刻蚀形成第一沟槽时进一步包括，
在...

【专利技术属性】
技术研发人员：王桂磊，崔虎山，殷华湘，李俊峰，朱慧珑，赵超，
申请(专利权)人：中国科学院微电子研究所，
类型：发明
国别省市：北京;11