半导体器件及半导体器件的制造方法技术

本发明专利技术提供一种半导体器件，其能够抑制因对半导体器件的电极膜的表面进行引线接合时的应力和受热历程而产生的栅极阈值电压的劣化。半导体器件中，作为接合用的电极膜，具有设置于半导体芯片上的、颗粒51j-2、51j-1、51j、51j+1、51j+2、……的粒径大致为金属膜1a的厚度d以上的粒径的金属膜1a。

【技术实现步骤摘要】

本专利技术涉及半导体器件及半导体器件的制造方法。
技术介绍
在以二极管和集成电路(IC)等为主的半导体器件的制造中，进行下述工序：通过软钎焊等将以规定的尺寸从晶片切割下的芯片状的半导体器件与引线框等固定部件连接后，通过引线接合将形成于半导体芯片的上表面的电极膜和引线框的电极端子固定。使金属制的引线和金属制的电极膜的表面接触进行引线接合时，存在因超声波的能量(power)等，在电极膜的内部产生裂纹等损伤的情况。作为抑制引线接合损伤的技术，提出了将形成于半导体器件的电极膜的下侧的层间绝缘膜形成为两层构造，通过在该两层间形成凹凸部，降低引线接合时的损伤的方法(参照专利文献1)。但是，例如在作为功率半导体器件使用的场效应晶体管(MOSFET)或绝缘栅双极晶体管(IGBT)等半导体器件中，因较大的电流流入半导体器件与外部之间，所以需要增大用于接合的引线的直径(例如300μm左右)。另外，功率半导体器件的电极膜的厚度通常为1～10μm左右，所以引线的直径远大于电极膜的厚度。因此，由引线接合带来的对电极膜的负荷也增大，所以存在即使使用专利文献1的技术，也不能充分降低在半导体器件产生的裂纹等损伤的情况。而且，因损伤而劣化的半导体器件的各种特性之中，尤其是包含于封装件内部的可动离子等杂质的影响导致的半导体器件的栅极阈值电压的劣化显著，因而期望找到解决栅极阈值电压的劣化的方法。现有技术文献专利文献专利文献1：日本特开2005-303186号公报
技术实现思路
专利技术所要解决的技术问题本专利技术是着眼于上述的问题而完成的，其目的在于，提供能够抑制因引线接合时的应力及受热历程产生的半导体器件的栅极阈值电压的劣化的半导体器件及该半导体器件的制造方法。解决技术问题的技术方案为了解决上述技术问题，本专利技术的半导体器件的某方式的要旨在于，作为接合用的电极膜，具有设置于半导体芯片上的、颗粒的粒径大致为金属膜的厚度以上的粒径的金属膜。另外，本专利技术的半导体器件的制造方法的某方式的要旨在于，包括：以颗粒的粒径大致为金属膜的厚度以上的方式在半导体芯片上形成金属膜，并将该金属膜作为电极膜的工序；和在电极膜的表面接合引线的工序。专利技术效果根据本专利技术的半导体器件及半导体器件的制造方法，能够抑制因引线接合时的应力和受热历程而产生的半导体器件的栅极阈值电压的劣化。附图说明图1是示意地说明本专利技术的实施方式的半导体器件的局部剖视图；图2是示意地说明本专利技术的实施方式的半导体器件的电极膜和引线的接合状态的局部剖视图；图3是图2中的C部分的放大图；图4A是示意地说明对本专利技术的实施方式的半导体器件进行的引线接合的局部剖视图(其1)；图4B是示意地说明对本专利技术的实施方式的半导体器件进行的引线接合的局部剖视图(其2)；图5是表示电极膜与引线的硬度比和栅极阈值电压劣化的制品发生率的相关的特性图；图6是示意地说明比较例的半导体器件的电极膜和引线的接合状态的局部剖视图；图7是示意地说明本专利技术的另一个实施方式的半导体器件的局部剖视图。具体实施方式以下，说明本专利技术的实施方式。在以下附图的记载中，对相同或类似的部分标注相同或类似的附图标记。但是，附图是示意性的，应注意厚度和平面尺寸的关系、各层和配线的厚度的比率等与现实的情况不同。因此，具体的厚度和尺寸应参考以下的说明进行判断。另外，自不必说，在附图彼此间也包含彼此的尺寸的关系或比率不同的部分。另外，以下的说明中的“左右”和“上下”的方向仅是说明上方便的定义，不限定本专利技术的技术思想。因此，自不必说，例如如果将纸面旋转90度，则“左右”和“上下”交换读出，如果将纸面旋转180度，则“左”变为“右”，“右”变为“左”。另外，在本说明书和附图中，标注n或p的区域或层中，电子或空穴分别为多数载流子。另外，标记在n或p上的+或－是指，与未标记+及－的半导体区域相比，分别是杂质浓度相对高或低的半导体区域。另外，附图中，为了易观察，省略一部分层的阴影的图示。(半导体器件的构造)图1中，作为本专利技术的实施方式的半导体器件的一例，表示沟道型MOSFET的剖面构造。搭载于陶瓷等封装件的半导体器件在形成于半导体芯片的上表面的金属膜(电极膜)1的表面与以图2中与金属膜(电极膜)1a接合的状态例示的引线2接合。在此，说明如下构造，作为半导体器件，例如如图1所示，具有在n－型的漂移层(n基极层)4的内部有选择地形成的多个p－型的基极区域3a、3b、3c、3d、……和在该多个p－型的基极区域3a、3b、3c、3d、……的内部有选择地形成的多个n+型的源极区域11a、11b、……11f、……。另外，半导体器件在形成于漂移层4的主面(图1中的上侧的面)上的多个沟道22j-1、22j、22j+1、……的内侧还具有分别隔着栅极绝缘膜9a、9b、9c、……设置的多个栅极电极7a、7b、7c、……和层叠于各栅极电极7a、7b、7c、……的表面上的层间绝缘膜8a、8b、8c、……。另外，半导体器件还具有层叠于该层间绝缘膜8a、8b、8c、……上的阻挡金属层6和层叠于该阻挡金属层6之上的电极膜1。电极膜1在图1所示的半导体器件中与源极电极对应。在电极膜1的上表面沉积作为最表层的未图示的钝化膜等，在形成于钝化膜等的开口部(窗部)露出下层的电极膜1的主面，形成与引线2接合的接合焊盘或其等效物。图1所示的半导体器件具有：形成于n－型的漂移层4的与电极膜1相反一侧(图1中的下侧)的n+型漏极层12；和与该漏极层12的与漂移层4相反一侧的主面接合的漏极电极膜10。作为半导体器件的主要元件的包括基极区域3a、3b、3c、3d、……侧的表面构造和漏极层12的漂移层4的区域，构成本专利技术的半导体芯片。图2的剖视图是使用透射型电子显微镜(TEMS)拍摄本专利技术的实施方式的半导体器件的电极膜1a和与该电极膜1a接合的引线2的接合部的剖面的剖视图，示意性表示引线2的颗粒30(晶粒或非晶粒)。另外，如图3的剖视图所示，在多个沟道22j-1，22j，22j+1内的栅极(未图示附图标记)上隔着层间绝缘膜(未图示附图标记)形成有厚度d例如约5μm的电极膜1a。电极膜1a是以铝(Al)为主成分元素的金属膜，优选使用A1和硅(Si)、铜(Cu)、镍(Ni)、镁(Mg)、锌(Zn)等合金元素的合本文档来自技高网...

【技术保护点】
一种半导体器件，其特征在于：作为接合用的电极膜，具有设置于半导体芯片上的、颗粒的粒径大致为金属膜的厚度以上的粒径的金属膜。

【技术特征摘要】
2014.12.04 JP 2014-2459481.一种半导体器件，其特征在于：
作为接合用的电极膜，具有设置于半导体芯片上的、颗粒的粒径
大致为金属膜的厚度以上的粒径的金属膜。
2.如权利要求1所述的半导体器件，其特征在于：
以维氏硬度计，所述金属膜的硬度为接合用的引线的硬度的70％
以上。
3.如权利要求2所述的半导体器件，其特征在于：
所述金属膜含...

【专利技术属性】
技术研发人员：西村武义，
申请(专利权)人：富士电机株式会社，
类型：发明
国别省市：日本;JP