本实用新型专利技术揭示了一种静电保护器件，所述静电保护器件包括一个栅极接地的NMOS晶体管和两个分别位于所述栅极接地的NMOS晶体管两侧的输出驱动子单元，每个所述输出驱动子单元包括2n个位于一衬底上的第一栅极、多个位于所述第一栅极两侧且位于所述衬底中的第一漏极和源极，其中，所述栅极接地的NMOS晶体管分别与相邻的两个所述第一栅极共用一个所述源极，n为正整数。所述静电保护器件的电流均匀分布，增加了所述静电保护器件的过电流能力。
【技术实现步骤摘要】
本技术涉及静电放电
，特别是涉及一种静电保护器件。
技术介绍
在集成电路芯片的制作和应用中，随着超大规模集成电路工艺技术的不断提高，目前的CMOS集成电路制作技术已经进入深亚微米阶段，MOS器件的尺寸不断缩小，栅氧化层的厚度越来越薄，MOS器件耐压能力显著下降，静电放电(Electrostatic Discharge，ESD)对集成电路的危害变得越来越显著。因此，对集成电路进行ESD的保护也变得尤为重要。现有的静电保护器件中常用的器件包括栅极接地的NMOS晶体管(gate groundNM0S，简称GGNM0S)和输出驱动单元(output unit)，如图1所示，图1为现有技术中静电保护器件I的等效电路图。在图1中，输出驱动单元等效为晶体管M1，栅极接地的NMOS晶体管等效为晶体管M2，晶体管Ml和晶体管M2相并联。然而，在现有技术中，静电保护器件I的布图设计不合理，使得输出驱动单元受到栅极接地的NMOS晶体管中电流的影响，由于栅极接地的NMOS晶体管中电流不均匀，使得输出驱动单元被损坏，甚至出现ESD外挂的现象。
技术实现思路
本技术的目的在于，提供一种静电保护器件，使得所述静电保护器件的电流均匀分布，增加所述静电保护器件的过电流能力。为解决上述技术问题，本技术提供一种静电保护器件，所述静电保护器件包括一个栅极接地的NMOS晶体管和两个分别位于所述栅极接地的NMOS晶体管两侧的输出驱动子单元，每个所述输出驱动子单元包括2n个位于一衬底上的第一栅极、多个位于所述第一栅极两侧且位于所述衬底中的第一漏极和源极，其中，所述栅极接地的NMOS晶体管分别与相邻的两个所述第一栅极共用一个所述源极，η为正整数。进一步的，所述栅极接地的NMOS晶体管包括位于所述衬底上的两个第二栅极、位于两个所述第二栅极之间且位于所述衬底中的第二漏极、分别位于两个所述第二栅极两侧的共用的所述源极。进一步的，两个所述第二栅极并联后，串联一负载。进一步的，所述第一漏极、源极、第二漏极均为N型重掺杂。进一步的，所述第一栅极和第二栅极均为条形，且并排排列。进一步的，所述第一栅极和非共用的所述源极分别接地。进一步的，所述衬底的掺杂类型为P型衬底。进一步的，所述衬底中还包括一隔离区，所述隔离区包围所述栅极接地的NMOS晶体管和两个所述输出驱动子单元。进一步的，所述隔离区的掺杂类型为P型重掺杂。进一步的，所述隔离区接地。与现有技术相比，本技术提供的静电保护器件具有以下优点:在本技术提供的静电保护器件中，对所述静电保护器件的布图进行设计，在一个栅极接地的NMOS晶体管的两侧分别设置两个输出驱动子单元，每个所述输出驱动子单元包括2η个位于一衬底上的第一栅极、多个位于所述第一栅极两侧且位于所述衬底中的第一漏极和源极，其中，所述栅极接地的NMOS晶体管分别与相邻的两个所述第一栅极共用一个所述源极。在所述静电保护器件刚开始工作时，所述栅极接地的NMOS晶体管首先开启，然后使得所述栅极接地的NMOS晶体管两侧的PN结由近至远依次开启，从而使得所述静电保护器件中的电流不会过大，从而增加所述静电保护器件的过电流能力。【附图说明】图1为现有技术中静电保护器件的等效电路图；图2为本技术一实施例中静电保护器件的俯视图；图3为图2沿ΑΑ’线的剖面图；图4为本技术一实施例中静电保护器件的工作原理图。【具体实施方式】下面将结合示意图对本技术的静电保护器件进行更详细的描述，其中表示了本技术的优选实施例，应该理解本领域技术人员可以修改在此描述的本技术，而仍然实现本技术的有利效果。因此，下列描述应当被理解为对于本领域技术人员的广泛知道，而并不作为对本技术的限制。为了清楚，不描述实际实施例的全部特征。在下列描述中，不详细描述公知的功能和结构，因为它们会使本技术由于不必要的细节而混乱。应当认为在任何实际实施例的开发中，必须做出大量实施细节以实现开发者的特定目标，例如按照有关系统或有关商业的限制，由一个实施例改变为另一个实施例。另外，应当认为这种开发工作可能是复杂和耗费时间的，但是对于本领域技术人员来说仅仅是常规工作。在下列段落中参照附图以举例方式更具体地描述本技术。根据下面说明和权利要求书，本技术的优点和特征将更清楚。需说明的是，附图均采用非常简化的形式且均使用非精准的比例，仅用以方便、明晰地辅助说明本技术实施例的目的。本技术的核心思想在于，提供一种静电保护器件，所述静电保护器件包括一个栅极接地的NMOS晶体管和两个分别位于所述栅极接地的NMOS晶体管两侧的输出驱动子单元，每个所述输出驱动子单元包括2η个位于一衬底上的第一栅极、多个位于所述第一栅极两侧且位于所述衬底中的第一漏极和源极，其中，所述栅极接地的NMOS晶体管分别与相邻的两个所述第一栅极共用一个所述源极，η为正整数。对所述静电保护器件的布图进行设计，在一个栅极接地的NMOS晶体管的两侧分别设置两个输出驱动子单元，在所述静电保护器件刚开始工作时，所述栅极接地的NMOS晶体管首先开启，然后使得所述栅极接地的NMOS晶体管两侧的PN结由近至远依次开启，从而使得所述静电保护器件中的电流不会过大，从而增加所述静电保护器件的过电流能力。以下结合图2-图4说明本实施例中的静电保护器件。其中，2为本技术一实施例中静电保护器件的俯视图；图3为图2沿AA’线的剖面图；图4为本技术一实施例中静电保护器件的工作原理图。如图3所示，所述静电保护器件10包括一个栅极接地的NMOS晶体管20和两个分别位于所述栅极接地的NMOS晶体管20两侧的输出驱动子单元30。每个所述输出驱动子单元30包括2η个位于一衬底100上的第一栅极220、多个位于所述第一栅极220两侧且位于所述衬底100中的第一漏极120和源极110、110a，其中，所述栅极接地的NMOS晶体管20分别与相邻的两个所述第一栅极220共用一个所述源极110a，η为正整数，在图2和图3中，当前第1页1 2 本文档来自技高网...
【技术保护点】
一种静电保护器件，其特征在于，所述静电保护器件包括一个栅极接地的NMOS晶体管和两个分别位于所述栅极接地的NMOS晶体管两侧的输出驱动子单元，每个所述输出驱动子单元包括2n个位于一衬底上的第一栅极、多个位于所述第一栅极两侧且位于所述衬底中的第一漏极和源极，其中，所述栅极接地的NMOS晶体管分别与相邻的两个所述第一栅极共用一个所述源极，n为正整数。
【技术特征摘要】
【专利技术属性】
技术研发人员：杨玉茹，雷玮，
申请(专利权)人：中芯国际集成电路制造北京有限公司，
类型：新型
国别省市：北京;11
还没有人留言评论。发表了对其他浏览者有用的留言会获得科技券。