一种具有低触发电压的静电放电保护器件，包括：P型衬底，在P型衬底上设有P型外延，在P型外延上设有N型漂移区，在N型漂移区内设有N型漏区、浅槽隔离区和第一场氧化层，在P型外延上还设有栅氧化层、N型源区、P型体区，在栅氧化层上设有多晶硅栅，在N型漏区、多晶硅栅、N型源区和P型体区的上表面分别设有穿通钝化层的漏极金属接触、栅极金属接触、源极金属接触和体区金属接触。其特征在于，在所述的N型源区和P型体区之间设有深槽隔离区和片状场氧化层构成的隔离且所述深槽隔离区与片状场氧化层呈间隔排布。本发明专利技术可以降低器件的触发电压，提高二次击穿电流，增强器件在ESD过程中的鲁棒性。
【技术实现步骤摘要】
本专利技术涉及集成电路的可靠性领域，是关于一种具有低触发电压的静电放电保护器件结构。
技术介绍
随着集成度的提高及器件特征尺寸的减小，如何确保器件的可靠性已变得越来越重要。据统计，在相关的半导体集成电路的失效因素中，电过应力(E0S)和静电放电(ESD)损伤约占40%的比例。原因是静电放电和电过应力带来的高电场或瞬间大电流会令器件局部过热，引起介质层击穿、多晶硅或金属连线烧毁、钝化层被破坏和PN结乃至器件的二次热击穿、甚至熔化硅片管芯等问题。因此，使用高性能的ESD防护器件对芯片内部加以保护显得十分重要。目前已有多种ESD防护器件被提出，如二极管、栅极接地的金属氧化物场效应晶体管(GGM0S)、横向双扩散金属氧化物场效应晶体管(LDM0S)及可控硅整流器(SCR)等。GGM0S是片上ESD防护的常用结构之一，它利用寄生横向双极型晶体管的开启达到泄放ESD电流的目的。为了更加有效的利用版图面积，一般将其做成多指器件，并通过增加指长和指数来提升ESD防护能力。但多指器件的失效电流并不与指数成正比关系，器件的抗ESD性能并不会随着器件宽度的增加而改善，相反却有着恶化的趋势，原因是各个横向寄生NPN双极型晶体管的基极电阻不一致，通常处于中间位置的叉指的基极电阻最大，会先于其他叉指被触发，并将电压钳制在维持电压区。如果GGM0S的失效电压小于触发电压，那么其他叉指在中间叉指失效之前将无法开启，ESD电流仅通过局部区域进行泄放，器件会产生电流集中效应，影响了器件的抗ESD能力。所以，简单依靠增大GGM0S的尺寸来提高ESD鲁棒性的办法并不能奏效，多指器件的均匀开启成为ESD防护设计的一个关键点。LDM0S器件是一种常见的功率输出器件，主要用于汽车电子、电源管理、LED/LCD驱动等高压电路中。当使用该器件作ESD防护器件时，同样可以采用栅极接地的结构形式。但是高压LDM0S比低压M0S器件表现出更大幅度的骤回，LDM0S器件的维持电压远远低于触发电压。虽然可以通过栅极耦合、衬底触发等方法辅助触发来降低触发电压，但是存在增加电路设计复杂性和增大版图面积的问题。所以，通常情况下失效电压大于触发电压的多指均匀触发条件无法满足，使其比低压多指器件更难以均匀触发，存在严重的多指不均匀开启问题直接影响高压电路的片上ESD防护能力。围绕着高压LDM0S器件在ESD应力冲击下实现多指均匀开启对低触发电压以及较低的成本的要求，本文介绍了一种新型结构的静电放电保护器件，在同样的尺寸下与传统的LDM0S器件相比其触发电压更低并且二次击穿电流更高，因而具备良好的应用前景。
技术实现思路
本专利技术在不改变器件的面积的基础上，提供一种能够有效降低触发电压的具有低触发电压的静电放电保护器件，并且二次击穿电流更高、鲁棒性更高。本专利技术采用如下技术方案:—种具有低触发电压的静电放电保护器件，包括:P型衬底，在P型衬底的上方设有P型外延，在P型外延的上方设有N型漂移区，在N型漂移区内设有N型漏区、浅槽隔离区和第一场氧化层，在P型外延的上方还设有栅氧化层、N型源区、P型体区，在栅氧化层的上方设有多晶硅栅，在N型漏区、多晶硅栅、N型源区和P型体区的上表面分别设有穿通钝化层的漏极金属接触、栅极金属接触、源极金属接触和体区金属接触，其特征在于，在所述的N型源区和P型体区之间设有深槽隔离区和片状场氧化层构成的隔离且所述深槽隔离区与片状场氧化层呈间隔排布。与现有技术相比，本专利技术具有如下优点:(1)本专利技术器件结构与图1所示传统的LDM0S结构的静电放电保护器件相比，触发电压更低。当ESD发生时，雪崩击穿所产生的空穴需要绕过深槽隔离区17才能被P型体区14的接地端收集(参见图3中虚线箭头所示)，从而使寄生NPN双极型晶体管(NPN双极型晶体管的发射极为N型源区15，NPN双极型晶体管的基极为P型外延2，NPN双极型晶体管的集电极为N型漂移区3和N型漏极6组成的N型区域)的基区电阻变大。这样就使得在相同的条件下，带有深槽隔离区17的本专利技术结构的基极-发射极电压更容易达到0.7V使寄生管开启泄放ESD电流，所以本专利技术器件结构触发电压低。(2)本专利技术器件结构的触发电压是可以调节的。通过改变深槽隔离区17的深度可以改变触发电流的电流路径长短进而改变寄生NPN双极型晶体管的基区电阻大小，而器件的触发电压大小与寄生NPN双极型晶体管的基区电阻大小直接相关，所以通过改变深槽隔离区17的深度可以调节器件的触发电压，使其更好的符合工作电压不同的系统中ESD设计对触发电压的要求。(3)本专利技术器件结构在N型源区15和P型体区14之间设有深槽隔离区17和片状场氧化层16间隔排布构成的隔离，这为在版图上通过调节间隔排布的深槽隔离区17和片状场氧化层16之间的比例大小来改变器件的触发电压提供了可行性，且与传统的通过增加N型漂移区3的掺杂浓度来降低器件触发电压的方法相比，不需要牺牲器件的耐压性能就可以使器件更好的符合工作电压不同的系统中ESD设计对触发电压的要求。(4)本专利技术器件结构与图1所示的传统的LDM0S结构的静电放电保护器件相比电流泄放能力更强。根据P = I*V，在器件能承受的功率是一定的条件下二次击穿电压越小二次击穿电流就越大。如图5所示，本专利技术器件结构的二次击穿电压小于传统结构的二次击穿电压，所以器件失效时的二次击穿电流更高，从而具备更强的鲁棒性。(5)本专利技术器件结构与现有的通过辅助触发来降低触发电压的方法(如衬底电流辅助触发)相比，结构简单不需要辅助电路且不增加额外的版图面积。【附图说明】图1是三维立体剖面图，图示了传统的LDM0S结构的ESD保护器件的立体剖面结构当前第1页1 2 本文档来自技高网...
【技术保护点】
一种具有低触发电压的静电放电保护器件，包括：P型衬底(1)，在P型衬底(1)的上方设有P型外延(2)，在P型外延(2)的上方设有N型漂移区(3)，在N型漂移区(3)内设有N型漏区(6)、浅槽隔离区(4)和第一场氧化层(5)，在P型外延(2)的上方还设有栅氧化层(10)、N型源区(15)、P型体区(14)，在栅氧化层(10)的上方设有多晶硅栅(11)，在N型漏区(6)、多晶硅栅(11)、N型源区(15)和P型体区(14)的上表面分别设有穿通钝化层(8)的漏极金属接触(7)、栅极金属接触(9)、源极金属接触(12)和体区金属接触(13)，其特征在于，在所述的N型源区(15)和P型体区(14)之间设有深槽隔离区(17)和片状场氧化层(16)构成的隔离且所述深槽隔离区(17)与片状场氧化层(16)呈间隔排布。
【技术特征摘要】
【专利技术属性】
技术研发人员：孙伟锋，袁永胜，叶然，魏家行，薛颖，刘斯扬，陆生礼，时龙兴，
申请(专利权)人：东南大学，
类型：发明
国别省市：江苏;32
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