具有电流增益的超高压静电放电保护器件制造技术

本发明专利技术提供了一种具有电流增益的超高静电放电保护器件。一种被配置为增大电流增益的半导体器件包括具有第一导电类型的半导体衬底。该器件还包括具有第二导电类型的第一半导体区。该器件还包括位于第一半导体区中并具有第一导电类型的第二半导体区。该器件又包括位于第一半导体区中并具有第二导电类型的第三半导体区。该器件还包括位于第一半导体区外部并具有第一导电类型的第四半导体区。该器件还包括位于第一半导体区外部、邻近第四半导体区并具有第二导电类型的第五半导体区。该器件又包括电连接至第三半导体区的第一电极。该器件还包括电连接至第四半导体区和第五半导体区的第二电极。

【技术实现步骤摘要】
具有电流增益的超高压静电放电保护器件
本专利技术一般地涉及半导体
，更具体地，涉及具有电流增益的超高静电放电保护器件。
技术介绍
半导体集成电路（IC）材料、设计、工艺和制造的技术进步已使得IC器件不断缩小，每一代均比前一代具有更小却更复杂的电路。由诸如静电放电（ESD）保护二极管的器件组成的一些半导体电路通常适用于高压应用。在超高压应用中的阴极至阳极的正偏置工作状态中，常用ESD二极管有时会实现一些电流增益。
技术实现思路
根据本专利技术的一方面提供了一种半导体器件，包括：半导体衬底，具有第一导电类型；第一半导体区，位于具有所述第一导电类型的所述半导体衬底的一部分上方并相对于上表面具有第一深度，所述第一半导体区具有第二导电类型；第二半导体区，位于所述第一半导体区中并相对于所述上表面具有小于所述第一深度的第二深度，所述第二半导体区具有所述第一导电类型；第三半导体区，位于所述第一半导体区中并相对于所述上表面具有小于所述第一深度的第三深度，所述第三半导体区具有所述第二导电类型；第四半导体区，位于所述第一半导体区外部并相对于所述上表面具有第四深度，所述第四半导体区具有所述第一导电类型；第五半导体区，位于所述第一半导体区外部并相对于所述上表面具有第五深度，所述第五半导体区邻近所述第四半导体区并具有所述第二导电类型；第一电极，电连接至所述第三半导体区；以及第二电极，电连接至所述第四半导体区和所述第五半导体区，其中，所述第五半导体区被配置为在阴极至阳极的正偏置工作期间增大所述第一电极和所述第二电极之间的电流。在该半导体器件中，所述第一导电类型为P型，所述第二导电类型为N型。在该半导体器件中，所述第五半导体区为N+区，所述第四半导体区为P+区。该半导体器件中还包括：第六半导体区，位于所述第五半导体区下面、与所述第五半导体区接触并相对于所述上表面具有第六深度，所述第六半导体区具有所述第二导电类型。在该半导体器件中，所述第六深度大于所述第五深度而小于所述第一深度。在该半导体器件中，所述第六深度等于所述第一深度。在该半导体器件中，所述第六半导体区是N区，所述第一半导体区是N-区。在该半导体器件中，所述第五深度等于所述第四深度。在该半导体器件中，所述第五深度大于所述第四深度。该半导体器件还包括：隐埋半导体区，位于所述第一半导体区中并与所述第二半导体区相邻，所述隐埋半导体区具有所述第一导电类型。根据本专利技术的另一方面提供了一种方法，包括：在具有第一导电类型的半导体衬底的一部分上方形成相对于上表面具有第一深度的第一半导体区，所述第一半导体区具有第二导电类型；在所述第一半导体区中形成相对于所述上表面具有小于所述第一深度的第二深度的第二半导体区，所述第二半导体区具有所述第一导电类型；在所述第一半导体区中形成相对于所述上表面具有小于所述第一深度的第三深度的第三半导体区，所述第三半导体区具有所述第二导电类型；在所述第一半导体区的外部形成相对于所述上表面具有第四深度的第四半导体区，所述第四半导体区具有所述第一导电类型；在所述第一半导体区的外部形成相对于所述上表面具有第五深度的第五半导体区，所述第五半导体区邻近所述第四半导体区并具有所述第二导电类型；形成电连接至所述第三半导体区的第一电极；以及形成电连接至所述第四半导体区和所述第五半导体区的第二电极，其中，所述第五半导体区被配置为在阴极至阳极的正偏置工作期间增大所述第一电极和所述第二电极之间的电流。在该方法中，所述第一导电类型为P型，所述第二导电类型为N型。在该方法中，所述第五半导体区为N+区，所述第四半导体区为P+区。该方法还包括：在所述第五半导体区下面形成与所述第五半导体区接触并相对于所述上表面具有第六深度的第六半导体区，所述第六半导体区具有所述第二导电类型。在该方法中，所述第六深度大于所述第五深度而小于所述第一深度。在该方法中，所述第六深度等于所述第一深度。在该方法中，所述第六半导体区是N区，所述第一半导体区是N-区。在该方法中，所述第五深度大于或等于所述第四深度。该方法还包括：在所述第一半导体区中并邻近所述第二半导体区形成隐埋半导体区，所述隐埋半导体区具有所述第一导电类型。根据本专利技术的又一方面提供了一种方法，包括启动半导体器件的第一电极和第二电极之间的阴极至阳极的正偏置工作，所述半导体器件包括：半导体衬底，具有第一导电类型；第一半导体区，位于具有所述第一导电类型的所述半导体衬底的一部分上方并相对于上表面具有第一深度，所述第一半导体区具有第二导电类型；第二半导体区，位于所述第一半导体区中并相对于所述上表面具有小于所述第一深度的第二深度，所述第二半导体区具有所述第一导电类型；第三半导体区，位于所述第一半导体区中并相对于所述上表面具有小于所述第一深度的第三深度，所述第三半导体区具有所述第二导电类型；第四半导体区，位于所述第一半导体区外部并相对于所述上表面具有第四深度，所述第四半导体区具有所述第一导电类型；第五半导体区，位于所述第一半导体区外部并相对于所述上表面具有第五深度，所述第五半导体区邻近所述第四半导体区并具有所述第二导电类型；第一电极，电连接至所述第三半导体区；以及第二电极，电连接至所述第四半导体区和所述第五半导体区。该方法还包括：增大施加于所述第一电极的阴极电压；以及在阴极至阳极的正偏置工作期间，当所述阴极电压增大至超过触发电压时，增大电流，其中，所述电流的增大由所述第五半导体区引起。附图说明通过实例的方式示出了一个或多个实施例，但是不用于限制本专利技术，在所有的附图中，具有相同参考标号的元件指代类似的元件。应该强调，根据工业中的标准实践，各个部件可不按比例绘制并且只用于说明的目的。实际上，为了论述的清楚，附图中的各个部件的尺寸可任意增大或减小。图1是根据一个或多个实施例被配置成有可能在超高压应用中于阴极至阳极的正偏置工作期间增大电流增益的半导体器件的示图；图2是根据一个或多个实施例具有附加半导体区的半导体器件的示图；图3是根据一个或多个实施例具有附加半导体区的半导体器件的示图；图4是根据一个或多个实施例形成半导体器件的方法的流程图，该半导体被配置为在超高压应用中于阴极至阳极的正偏置工作期间增大电流增益；图5是根据一个或多个实施例在半导体器件的两个电极之间执行阴极至阳极的正偏置工作的方法的流程图，该半导体器件配置成有可能在超高压应用中于阴极至阳极的正偏置工作期间增大电流增益；图6是根据一个或多个实施例示出了表示在超高压应用中于阴极至阳极的正偏置工作期间电流增加的仿真结果的曲线图；以及图7是根据一个或多个实施例示出了表示在超高压应用中于阴极至阳极的正偏置工作期间的负电阻的仿真结果的曲线图。具体实施方式为了实现本专利技术的不同特征，下面的公开提供了很多不同的实施例或实例。下面描述了元件和布置的具体实例以简化本专利技术。这些仅仅是实例而不旨在限制本专利技术。因为诸如漂移区的一个半导体区和阳极之间的P/N结是偏置的，所以常用ESD二极管限制了在超高压应用中的阴极至阳极的正偏置工作期间增大电流的能力。因为ESD二极管是偏置器件，所以限制了电流增益。例如，超高压应用是向ESD二极管供应超过100V的电压的操作。常用ESD二极管在大于约800V的超高电压时限制电流增益。图1是根据一个或多个实施例的被配置本文档来自技高网...

【技术保护点】
一种半导体器件，包括：半导体衬底，具有第一导电类型；第一半导体区，位于具有所述第一导电类型的所述半导体衬底的一部分上方并相对于上表面具有第一深度，所述第一半导体区具有第二导电类型；第二半导体区，位于所述第一半导体区中并相对于所述上表面具有小于所述第一深度的第二深度，所述第二半导体区具有所述第一导电类型；第三半导体区，位于所述第一半导体区中并相对于所述上表面具有小于所述第一深度的第三深度，所述第三半导体区具有所述第二导电类型；第四半导体区，位于所述第一半导体区外部并相对于所述上表面具有第四深度，所述第四半导体区具有所述第一导电类型；第五半导体区，位于所述第一半导体区外部并相对于所述上表面具有第五深度，所述第五半导体区邻近所述第四半导体区并具有所述第二导电类型；第一电极，电连接至所述第三半导体区；以及第二电极，电连接至所述第四半导体区和所述第五半导体区，其中，所述第五半导体区被配置为在阴极至阳极的正偏置工作期间增大所述第一电极和所述第二电极之间的电流。

【技术特征摘要】
2013.11.14 US 14/079,7151.一种半导体器件，包括：半导体衬底，具有第一导电类型；第一半导体区，位于具有所述第一导电类型的所述半导体衬底的一部分上方并相对于所述半导体衬底的上表面具有第一深度，所述第一半导体区具有第二导电类型；第二半导体区，位于所述第一半导体区中并相对于所述上表面具有小于所述第一深度的第二深度，所述第二半导体区具有所述第一导电类型；隐埋半导体区，位于所述第一半导体区中并与所述第二半导体区相邻，所述隐埋半导体区具有所述第一导电类型，其中，所述隐埋半导体区相对于所述上表面具有所述第二深度；第三半导体区，位于所述第一半导体区中并相对于所述上表面具有小于所述第一深度的第三深度，所述第三半导体区具有所述第二导电类型；第四半导体区，位于所述第一半导体区外部并相对于所述上表面具有第四深度，所述第四半导体区具有所述第一导电类型；第五半导体区，位于所述第一半导体区外部并相对于所述上表面具有第五深度，所述第五半导体区邻近所述第四半导体区并具有所述第二导电类型；第一电极，电连接至所述第三半导体区；以及第二电极，电连接至所述第四半导体区和所述第五半导体区，其中，所述第五半导体区被配置为在阴极至阳极的正偏置工作期间增大所述第一电极和所述第二电极之间的电流。2.根据权利要求1所述的半导体器件，其中，所述第一导电类型为P型，所述第二导电类型为N型。3.根据权利要求2所述的半导体器件，其中，所述第五半导体区为N+区，所述第四半导体区为P+区。4.根据权利要求3所述的半导体器件，还包括：第六半导体区，位于所述第五半导体区下面、与所述第五半导体区接触并相对于所述上表面具有第六深度，所述第六半导体区具有所述第二导电类型。5.根据权利要求4所述的半导体器件，其中，所述第六深度大于所述第五深度而小于所述第一深度。6.根据权利要求4所述的半导体器件，其中，所述第六深度等于所述第一深度。7.根据权利要求4所述的半导体器件，其中，所述第六半导体区是N区，所述第一半导体区是N-区。8.根据权利要求1所述的半导体器件，其中，所述第五深度等于所述第四深度。9.根据权利要求1所述的半导体器件，其中，所述第五深度大于所述第四深度。10.一种用于形成半导体器件的方法，包括：在具有第一导电类型的半导体衬底的一部分上方形成相对于所述半导体衬底的上表面具有第一深度的第一半导体区，所述第一半导体区具有第二导电类型；在所述第一半导体区中形成相对于所述上表面具有小于所述第一深度的第二深度的第二半导体区，所述第二半导体区具有所述第一导电类型；在所述第一半导体区中并邻近所述第二半导体区形成隐埋半导体区，所述隐埋半导体区具有所述第一导电类型，其中，所述隐埋半导体区相对于所述上表面具有所述第二深度；在所述第一半导体区中形成相对于所述上表面具有小于所述第一深度的第三深度的第三半导体区，所述第三半导体区具有所述第二...

【专利技术属性】
技术研发人员：蒋昕志，林东阳，柳瑞兴，雷明达，
申请(专利权)人：台湾积体电路制造股份有限公司，
类型：发明
国别省市：中国台湾;71