电子装置和系统及用于制造和使用该电子装置和系统的方法制造方法及图纸

公开一种降低电子装置中的功耗的系统和方法。主要通过重新使用块CMOS处理流程和制造技术来实施该结构和方法。该结构和方法涉及深度耗尽沟道设计(DDC)设计，允许CMOS基装置相比于传统的块CMOS具有降低的西格玛VT，并能允许在沟道区域中具有掺杂剂的FET的阈值电压VT被更精确地设定。DDC设计还相比于传统的块CMOS晶体管具有强体效应，其允许对功耗进行重要的动态控制。

【技术实现步骤摘要】
【国外来华专利技术】电子装置和系统及用于制造和使用该电子装置和系统的方法相关申请本申请要求2009年9月30日提交的美国临时申请No. 61/247，300的优先权，该临时申请的全部内容通过引用而结合于此。本申请要求2009年11月17日提交的美国临时申请No. 61/262，122的优先权，该临时申请的全部内容通过引用而结合于此。本申请还要求2010年2月18日提交的美国临时申请No. 12/708,497的优先权，该申请的全部内容通过引用而结合于此。
技术介绍
电子装置已经空前地变为日常生活的一个不可分割的一部分。诸如个人计算机和移动电话的系统已经基本上对我们如何工作、我们如何玩和我们如何通信进行改造。每过去一年都会引入诸如数字音乐播放器、电子书阅读器和平板的新装置，并对已经存在的产品系列进行改进。这些新的产品表现出日益增长的创新，这样的创新持续地对我们如何生活进行改变。电子系统对世界经济和现代文化至今通过对半导体工业坚持摩尔定律而在很大部分上产生越来越大的重要性。由首先观察该现象的英特尔的创建者的戈登摩尔命名的摩尔定律规定了在集成电路(或者芯片)上相同面积内变得廉价的晶体管的数目随着时间稳定地增长。一些行业专家将该定律量化，例如阐述相同面积内晶体管的数目大概每两年翻倍。在没有摩尔定律提供的功能性的增加和成本和尺寸的相关减小的情况下，今天广泛可用的许多电子系统不能付之实践或者可负担得起。一段时间，半导体工业通过使用块CMOS技术来制造芯片中的电路而已经成功地保持摩尔定律。块CMOS技术已经证明特别“能缩小的(scalable)”，意思是在使得现有制造处理和设备最佳化和重新使用以为了维持可接受的产品成本的同时，能将块CMOS晶体管造得越来越小。从历史上看，随着块CMOS晶体管的尺寸减小，其功耗也减小，有助于该工业在保持摩尔定律的同时以降低的成本提供增大的晶体管密度。因而，半导体工业已经能以它们的尺寸缩小块CMOS的功耗，降低了操作的晶体管和它们所在的系统的成本。然而，近年来，在减小它们的尺寸的同时降低块CMOS的功耗已经变得越来越难。晶体管功耗直接影响芯片功耗，又影响操作系统的成本，并且在一些情况下，影响系统的效用。例如，如果在每个晶体管的功耗保持相同或者增大的同时相同的芯片面积上的晶体管 的数目翻倍，芯片的功耗将翻更多倍。这部分是因为需要冷却所得到的芯片，因而需要更多的能量。结果，这会使用于操作该芯片的末端用户的能量成本翻更多倍。这种增大的功耗还会例如通过降低移动装置的电池寿命而显著地降低消费者的电子产品的使用性。还有其他效果，诸如增大热的产生，需要散热，潜在地减小系统的可靠性并且负面地影响着环境。在半导体工程师当中已经有广泛的认识持续地降低块CMOS的功耗是不可行的，部分是因为据认为晶体管的操作电压Vdd随着晶体管的尺寸的减小而不再减小。CMOS晶体管导通或者关断。CMOS晶体管的状态由施加到晶体管的栅极的电压相对于晶体管的阈值电压Vt的值来确定。在晶体管切换为导通的同时，其消耗能由以下公式表示的动态功率P 动态=CDDD2f其中，Vdd是供应到晶体管的操作电压，C是当晶体管切换为导通时晶体管的载荷电容，并且f是晶体管操作的频率。在晶体管关断的同时，其消耗静态电力，其能由公式P静态=IwfVdd来表示，其中，Itw是当晶体管关断时的泄漏电流。从历史上看，该工业已经主要通过降低操作电压Vdd(其降低动态和静态功率两者)来降低晶体管的功耗。降低操作电压Vdd的能力部分地取决于能精确地设定阈值电压Vt，但是随着晶体管尺寸由于各种因素(包括例如随机掺 杂波动(RDF))减小，已经变得越来越困难。对于使用块CMOS处理形成的晶体管，设定阈值电压Vt的主要参数是掺杂剂在沟道中的量。影响Vt的其他因素是环状注入、源极和漏极延伸和其他因素。理论上，这能精确地完成，使得在相同芯片上的相同晶体管将具有相同的Vt，但是在现实中，阈值电压能显著地变化。这意味着这些晶体管响应于相同的栅极电压将不都同时切换，并且一些将不会切换为导通。对于具有IOOnm或者更小的沟道长度的晶体管，RDF是Vt的变化(通常称为西格玛Vt或者o Vt)的主要决定因素，并且RDF引起的O Vt的量随着沟道长度减小而增大。如图I所示，该图I是基于由英特尔公司提供的信息，估计的实验数据，连同在2009年IEEE国际固态电路会议上由Kiyoo Itoh,Hitachi Ltd进行的基调展示,半导体工程师的传统智慧已经发现纳米级块CMOS中增大的O Vt设定I. OV作为用于正向的操作电压Vdd的实际下限。VDD图示为具有降低TARGET区域的工业目标的下降斜坡函数(downward-sloping function)。然而,用于O Vt的曲线随着降低的器件特征尺寸而增大，其中，RDF实际地造成Vmin增大。动态和静态功率的功函数是功率=CVDD2f+IVDD。因而，整个功率增大。由于这些和其他的原因，半导体工业的工程师广泛地相信在将来的处理节点中必须放弃块CM0S，而不管有许多公知的用于降低短沟道器件中的O Vt的技术。例如，一个降低块CMOS中的O Vt传统的方式涉及提供随着沟道垂直向下延伸(朝着衬底远离栅极)而增大沟道中的掺杂剂浓度的非均匀掺杂轮廓。尽管此类型的后退掺杂轮廓不降低对掺杂变化的灵敏度，但是其增大对短沟道效应的灵敏度，从而不利地影响器件的操作。因为短沟道效应，这些掺杂参数一般不针对纳米级器件缩小，使得此方式一般不适合用于纳米级短沟道晶体管。利用朝着在45nm或者甚至22nm处理节点处形成的短沟道器件移动的技术，在此器件中后退方式的益处被认为是有限的。工作以克服这些技术障碍的半导体工程师还试图使用超陡后退阱(SSRW)以解决与按比较缩小到纳米区域相关的性能问题。如同用于纳米级器件的后退掺杂，SSRW技术使用特殊的掺杂轮廓，在轻掺杂沟道下方形成重掺杂层。SSRW轮廓与后退掺杂不同在于掺杂齐U水平具有很陡的增大以将沟道掺杂降低到尽可能低的水平。这种陡的掺杂剂轮廓能造成短沟道效应的降低，沟道区域中的增大的迁移率和更小的寄生电容。然而，当制造这些用于高容积、纳米级集成电路应用的器件时，很困难实现这些结构。此困难部分是由于后退阱的扩散和SSRW掺杂剂物种进入沟道区域中，尤其是对于诸如NMOS晶体管的p阱器件。此外，使用SSRW不会消除随机掺杂剂密度波动(其能将oVT增大到不可接受的水平)的问题。除了这些和其他克服现有块CMOS实施的缺点的尝试，该工业已经变得重点聚焦在在沟道中没有掺杂剂的CMOS晶体管结构。这种晶体管结构例如包括全耗尽绝缘体上硅(SOI)和各种FINFET，或者欧米伽栅极器件。SOI器件通常具有限定在薄顶部硅层上的晶体管，该薄顶部硅层通过玻璃或者二氧化硅的薄绝缘层(公知为埋置氧化物层)而与硅衬底分开。FINFET器件使用多个栅极以控制硅沟道中的电场。这能通过具有在硅沟道中具有低掺杂剂而具有降低的O VT。这使得注入在沟道中的掺杂剂原子的数量或者位置的原子水平变化不重要。然而，器件的类型要求晶片和相关的处理比在块CMOS中使用的更复杂和昂贵。给定与过渡到新的技术相关的大致成本和风险，半导体和电子系统的制造商已经长久地寻求一种延伸块CMOS的使本文档来自技高网...

【技术保护点】

【技术特征摘要】
【国外来华专利技术】...

【专利技术属性】
技术研发人员：斯科特·E·汤普森，达莫代尔·R·图马拉帕利，
申请(专利权)人：苏沃塔公司，
类型：发明
国别省市：