具有阈值电压设定掺杂剂结构的先进晶体管制造技术

一种具有阈值电压设定掺杂剂结构的先进晶体管，包括具有长度Lg的栅极和掺杂为具有第一掺杂剂浓度的阱。屏蔽区域定位在所述阱与所述栅极之间且具有大于5×1018个掺杂剂原子/cm3的第二掺杂剂浓度。阈值电压设定区域由设置定位在所述屏蔽区域上方的阈值电压偏移平面形成。所述阈值电压设定区域可以由德尔塔掺杂形成且具有介于Lg/5与Lg/1之间的厚度。所述结构使用最小的晕环注入或不使用晕环注入来将沟道掺杂剂浓度保持在小于5×1017个掺杂剂原子/cm3。

【技术实现步骤摘要】
【国外来华专利技术】具有阈值电压设定掺杂剂结构的先进晶体管相关申请本申请要求2009年9月30日提交的美国临时申请No.61/247300的优先权，将该临时申请的公开内容通过引用并入于此。本申请还要求其公开内容通过引用并入于此的2009年11月17日提交的美国临时申请No.61/262122以及其公开内容通过引用并入于此的2010年2月18日提交的、专利技术名称为“ElectronicDevicesandSystems,andMethodsforMakingandUsingtheSame”的美国专利申请No.12/708497的优先权。本申请还要求其公开内容通过引用并入于此的2010年6月22日提交的美国临时申请No.61/357492的优先权。
本公开内容涉及形成具有包括阈值电压设定掺杂剂结构的改进的工作特性的先进晶体管的结构和工艺。
技术介绍
场效应晶体管（FET）导通或关断时的电压是晶体管工作的关键参数。具有通常约为工作电压（VDD）的0.3倍的低阈值电压（VT）的晶体管能够迅速开关，但是还是具有相对较高的关态电流泄漏。具有通常约为工作电压（VDD）的0.7倍的高阈值电压（VT）的晶体管开关较慢，但是具有相对较低的关态电流泄漏。半导体电子设计者通过制造具有带有不同阈值电压的多个晶体管器件的管芯，对于高速关键路径采用低VT而不经常访问的电路则采用节省电能的高VT，来采用其优点。用于设定VT的常规解决方案包括采用VT掺杂剂对晶体管沟道进行掺杂。通常，掺杂剂剂量越高，器件的VT越高。沟道还可以由源极和漏极周围的高注入角“袋状物”（pocket）或“晕环”（halo）注入来掺杂。沟道VT注入和晕环注入可以关于晶体管的源极和漏极对称或不对称，并且将两者一起使用来使VT增大到期望的电平。不幸的是，这样的注入对电子迁移率产生不利的影响，这主要是因为沟道中的掺杂剂散射增大，并且随着晶体管尺寸向下缩小，对于有用的VT设定点，在纳米级晶体管中所需的掺杂剂密度和注入位置控制越来越难以支持。许多半导体制造商都试图通过采用新的晶体管类型（包括全部或部分耗尽的绝缘体上硅（SOI）晶体管）来避免体CMOS的缩放问题（包括具有纳米级栅极晶体管尺寸的晶体管中的不利的“短沟道效应”）。SOI晶体管构建在绝缘体层之上的薄硅层上，并通常需要VT设定沟道注入或晕环注入来工作。不幸的是，形成合适的绝缘体层十分昂贵且难以完成。早期的SOI器件构建在绝缘蓝宝石晶片上而非硅晶片上，并且因为成本高，通常仅用于特殊应用（例如军用航空电子设备或卫星）。现代的SOI技术可以使用硅晶片，但需要昂贵且费时的额外的晶片处理步骤来制作延伸跨越器件质量单晶硅的表面层下的整个晶片的绝缘氧化硅层。在硅晶片上制作这样的氧化硅层的一种常用方法需要高剂量氧离子注入和高温退火，以在体硅晶片中形成埋入氧化物（BOX）层。或者，可以通过将一个硅晶片键合到表面上具有氧化物层的另一硅晶片（“处理”晶片）来制造SOI。使用在处理晶片的BOX层的顶部上留下单晶硅的薄晶体管质量层的工艺来将这对晶片分开。这就是所谓的“层转移”技术，因为该技术将薄硅层转移到处理晶片的热生长氧化物层上。如所预期的，BOX形成或层转移这两者都是具有相对较高故障率的昂贵制造技术。因此，对于许多领先的制造商而言，制造SOI晶体管不是经济上有吸引力的解决方案。当重新设计晶体管以应对“浮体（floatingbody）”效应、研发新的SOI特定晶体管工艺的需要和其它电路变化的成本被添加到SOI晶片的成本时，很显然需要其它解决方案。正在研究的另一可能的先进晶体管采用多栅极晶体管，其类似于SOI晶体管，通过在沟道中少量掺杂或不掺杂来使不利的缩放和短沟道效应最小化。通常称为finFET（由于由栅极部分地围绕的鳍形状的沟道），对具有28纳米或更低晶体管栅极尺寸的晶体管提出使用finFET晶体管。但同样，类似于SOI晶体管，虽然换到全新的晶体管架构解决了某些缩放、VT设定点和短沟道效应问题，但是又产生了需要比SOI更加显著的晶体管布局重新设计的其它问题。考虑到可能需要复杂的非平面晶体管制造技术来制作finFET以及创建finFET的新工艺流程的未知困难，制造商一直不愿在能制作finFET的半导体制造设施上投资。附图说明图1示出了具有改进的阈值电压设定区域掺杂剂结构的DDC晶体管；图2示出了具有阈值电压设定区域掺杂剂结构的一个掺杂剂分布；图3示意性地示出了预退火阈值电压掺杂剂分布；以及图4示出了支持德尔塔（delta）掺杂的VT结构的代表性流程图。具体实施方式纳米级的体CMOS晶体管（栅极长度通常小于100纳米的晶体管）越来越难以制造，部分因为VT缩放不匹配VDD缩放。通常，对于栅极尺寸大于100纳米的晶体管而言，晶体管的栅极长度的减小包括工作电压VDD的大致成比例的减小，这一起确保了大致相当的电场和工作特性。减小工作电压VDD的能力部分取决于能准确地设定阈值电压VT，但是随着晶体管大小减小，由于多种因素（例如包括随机掺杂剂波动（RDF））而变得越来越困难。对于使用体CMOS工艺制作的晶体管而言，设定阈值电压VT的主要参数是沟道中掺杂剂的量。从理论上讲，这可以精确地完成，以便在同一芯片上的相同晶体管具有相同的VT，但实际上阈值电压可以显著变化。这意味着这些晶体管将不会响应于相同栅极电压在同一时间全部导通，某些可以永远不导通。对于具有100nm或更小的栅极和沟道长度的纳米级晶体管而言，RDF是VT的变化的主要决定因素，通常称为西格玛（sigma）VT或σVT，并且随着沟道长度减小，由RDF引起的σVT的量只增大。图1中示出了可使用常规平面CMOS工艺在体CMOS衬底上制造的改进的晶体管。根据某些所描述的实施例，场效应晶体管（FET）100配置成具有大大减小的短沟道效应以及精确设定阈值电压Vt的能力。FET100包括栅极电极102、源极104、漏极106和定位在沟道110上的栅极电介质108。在工作时，沟道110被深耗尽，与常规晶体管相比，形成可以描述为深耗尽沟道（DDC）的沟道，且部分地通过高度掺杂的屏蔽区域112来设定耗尽深度。虽然沟道110基本上未掺杂，并且如图所示定位在高度掺杂的屏蔽区域112上，但是沟道110可以包括具有不同掺杂剂浓度的简单或复杂分层。这种掺杂的分层可以包括掺杂剂浓度小于屏蔽区域112的阈值电压设定区域111，其可选地定位在沟道110中的栅极电介质108与屏蔽区域112之间。阈值电压设定区域111允许小幅调整FET100的工作阈值电压，同时留下基本上未掺杂的沟道110的体。具体而言，邻近于栅极电介质108的沟道110的部分应当保持不掺杂。此外，穿通抑制区域113形成在屏蔽区域112的下方。类似于阈值电压设定区域111，穿通抑制区域113的掺杂剂浓度小于屏蔽区域112，同时高于轻掺杂阱衬底114的整体掺杂剂浓度。在工作中，可以将偏置电压122VBS施加到源极104以进一步修改工作阈值电压，并且P+端子126可以在连接部124连接到P阱114以使电路闭合。栅极堆叠包括栅极电极102、栅极接触部118和栅极电介质108。包括栅极间隔部130以使源极和漏极与栅极分离，并且可选的源极/漏极延伸部（SDE）132或“尖端”在栅极本文档来自技高网...

【技术保护点】

【技术特征摘要】
【国外来华专利技术】2010.06.22 US 61/357,492;2010.09.30 US 12/895,7851.一种场效应晶体管结构，包括：阱，掺杂有第一浓度的第一类型掺杂剂；屏蔽层，与所述阱接触，并且具有第二浓度的第一类型掺杂剂以设定耗尽深度，所述第二浓度大于5×1018个掺杂剂原子/cm3；以及均厚层，外延生长在所述屏蔽层上，所述均厚层包括沟道层和阈值电压设置层，所述沟道层具有第三浓度的第一类型掺杂剂，所述第三浓度小于5×1017个掺杂剂原子/cm3，所述阈值电压设置具有第四浓度的第一类型掺杂剂，其中所述阈值电压设置层与所述屏蔽层接触并且至少部分地通过设置阈值电压偏移平面形成，且所述阈值电压偏移平面定位在屏蔽区域上方，与所述屏蔽区域分离并且定位在所述沟道层下方。2.根据权利要求1所述的场效应晶体管结构，其中：通过德尔塔掺杂来沉积所述电压阈值偏移平面。3.根据权利要求1所述的场效应晶体管结构，其中：所述电压阈值偏移平面定位在距所述屏...

【专利技术属性】
技术研发人员：L·希弗伦，P·拉纳德，L·斯卡德，S·E·汤普森，
申请(专利权)人：苏沃塔公司，
类型：
国别省市：