电阻及其制作方法技术

本发明专利技术公开一种电阻以及具有金属栅极的晶体管与电阻的制作方法，该制作方法首先提供基底，且该基底上定义有晶体管区与电阻区。接下来，在该晶体管区与该电阻区内分别形成晶体管与电阻，且该晶体管具有虚置栅极。随后，移除该虚置栅极与部分该电阻，以分别于该晶体管与该电阻内形成第一沟槽与二个第二沟槽，并于该第一沟槽与这些第二沟槽内分别形成至少一高介电常数栅极介电层。之后，在该第一沟槽与这些第二沟槽中分别形成金属栅极与金属结构。

【技术实现步骤摘要】

本专利技术涉及一种，尤其涉及一种与具有金属栅极(metal gate)的晶体管整合的。
技术介绍
在半导体产业中，为了提升晶体管的操作效率，现已有利用金属作为晶体管控制栅极的方式。金属栅极具有低的电阻与无耗层效应等优点，可以改善传统栅极使用高电阻的多晶娃材料所造成的操作效能不佳等缺点。金属栅极可概分为前栅极(gate first)工艺与后栅极(gate last)工艺，其中后栅极工艺又因符合金属材料的热预算，以及可提供较宽的材料选择等原因，逐渐地取代了前栅极工艺。 另外，在集成电路中，常需要加入电阻等其它电路元件的设置，来做稳压或滤噪声等功能。而电阻其主体一般来说是利用多晶硅、掺杂区或金属氧化物来制作。由于集成电路工艺的高复杂度以及各式元件产品的高精密性，因此在追求良率的不断提升时，除了尝试改良工艺技术之外，对工艺整合的需求亦是相当重要的一环，以减少工艺步骤并同时提升生产效率。因此，业界仍然需要一种可成功整合电阻以及具有金属栅极的晶体管的制作方法。
技术实现思路
因此，本专利技术提供一种整合电阻以及具有金属栅极的晶体管的制作方法。本专利技术提供一种具有金属栅极的晶体管与电阻的制作方法，该制作方法首先提供基底，且该基底上定义有晶体管区与电阻区。接下来，在该晶体管区与该电阻区内分别形成晶体管与电阻，该晶体管具有虚置栅极(dummy gate)。随后，移除该虚置栅极与部分该电阻，以分别于该晶体管与该电阻内形成一个第一沟槽与二个第二沟槽，并于该第一沟槽与这些第二沟槽内分别形成至少一高介电常数栅极介电层。之后，在该第一沟槽与这些第二沟槽中分别形成金属栅极与金属结构。本专利技术另提供一种电阻，该电阻包括有基底、设置于该基底上的多晶硅部分、以及二金属部分，这些金属部分分别设置于该多晶硅部分的两端，且这些金属部分的底部分别包括U型高介电常数材料层。根据本专利技术所提供的具有金属栅极的晶体管与电阻的整合制作方法，可在不增加工艺复杂度的前提下整合电阻以及具有金属栅极的晶体管。此外，由于电阻具有金属部分，因此在后续进行接触插塞的制作时，可因与接触插塞接触的材料变少而增加接触插塞的材料选择，以及提升工艺容忍度(process window)。更重要的是，电阻本身因具有热稳定性高的金属部分，故可更提升电阻的稳定性以及电性表现。附图说明图1至图8为本专利技术所提供的一种具有金属栅极的晶体管与电阻的制作方法的优选实施例的示意图。附图标记说明100基底102晶体管区104电阻区106浅沟隔离107介电层108多晶硅层110图案化硬掩模112虚置栅极114电阻120轻掺杂漏极122,124间隙壁126源极/漏极128金属硅化物130晶体管140接触洞蚀刻停止层142内层介电层144图案化硬掩模146第一沟槽148第二沟槽150高介电常数栅极介电层152功函数金属层154阻挡层156填充金属层162金属栅极164金属部分170介电层172第一接触插塞174第二接触插塞具体实施例方式请参阅图1至图8，图1至图8为本专利技术所提供的一种具有金属栅极的晶体管与电阻的制作方法的优选实施例的示意图。如图1所示，本优选实施例首先提供基底100，基底100上定义有晶体管区102与电阻区104 ;基底100内则形成有多个用以提供电性隔离的浅沟绝缘(shallow trench isolation, STI) 106。且如图1所示，电阻区104内包括STI106，用以作为电阻元件的设置场所。接下来，于基底100上依序形成介电层107、多晶硅层108以及图案化硬掩模110，图案化硬掩模110用以定义晶体管元件的栅极位置以及电阻元件的形成位置。其中，形成于基底100与多晶娃层108之间的介电层107可包括一般介电材料，如氧化硅。请参阅图2。随后进行蚀刻工艺，利用图案化硬掩模110作为蚀刻掩模，以蚀刻多晶硅层108与介电层107，而于晶体管区102以及电阻区104内分别形成虚置栅极112与电阻114。接下来,于虚置栅极112两侧的基底100内分别形成轻掺杂漏极(lightly-dopeddrain, LDD) 120，而在形成LDD 120之后，于虚置栅极112与电阻114的侧壁上分别形成间隙壁122、124。随后，再于虚置栅极112两侧，尤其是间隙壁122两侧的基底100内形成源极/漏极126，以完成晶体管130的制作，该晶体管130具有虚置栅极112。另外，更可在晶体管130的源极/漏极126表面分别形成金属硅化物128。而在完成晶体管130与电阻114的制作后，于基底100上依序形成覆盖晶体管130与电阻114的接触洞蚀刻停止层(contactetch stop layer, CESL) 140 与内层介电(inter-layer dielectric, ILD)层 142。上述兀件的制作步骤以及材料选择，半导体业界中为提供应力作用以改善电性表现而实施选择性外延生长(selective epitaxial growth, SEG)方法形成的源极/漏极126等皆为本领域一般技术人员所熟知，故于此皆不再赘述。请参阅图3。在形成CESL 140与ILD层142后，通过平坦化工艺移除部分的CESL140、ILD层142以及部分图案化硬掩模110，随后还可利用一道蚀刻工艺，例如干蚀刻工艺完全移除图案化硬掩模110，以暴露出晶体管130的虚置栅极112以及电阻114。随后，于基底100上形成另一图案化硬掩模144，其覆盖部分电阻114，而暴露出电阻114的两端。在形成图案化硬掩模144之后，利用适合的蚀刻工艺移除晶体管130的虚置栅极112以及暴露出的电阻114,而于晶体管130内形成第一沟槽146,同时于电阻114的两端分别形成第二沟槽148。值得注意的是，本优选实施例为后栅极工艺以及后栅极介电层(high-k last)工艺整合，因此在移除晶体管130的虚置栅极112以及部分电阻114时，介电层107是用以保护其下的基底100，并于移除晶体管130的虚置栅极112以及部分电阻114后，暴露于第一沟槽146与第二沟槽148的底部。请参阅图4。在形成第一沟槽146与第二沟槽148之后，暴露于第一沟槽146与第二沟槽148底部的介电层107可作为介面层(interfacial layer)。随后移除图案化硬掩模144,并于基底100上依序形成高介电常数(high dielectric constant,以下简称为high-k)栅极介电层150与底部阻障层(bottom barrier layer)(图未示)。High_k栅极介电层150可以是金属氧化物层,例如稀土金属氧化物层。High-k栅极介电层150可选自氧化給(hafnium oxide,HfO2)、娃酸給氧化合物(hafnium silicon oxide,HfSiO4)、娃酸給氮氧化合物(hafnium silicon oxynitride, HfSiON)、氧化招(aluminum oxide, Al2O3)、氧化镧(lanthanum oxide, La2O3)、氧化组(tantalum oxide, Ta2O5)、氧化宇乙(yttrium oxide,Y2O3)、氧化错(zirconium oxide, ZrO2)、本文档来自技高网...

【技术保护点】
一种具有金属栅极的晶体管与电阻的制作方法，包括：提供基底，该基底上定义有晶体管区与电阻区；于该晶体管区与该电阻区内分别形成晶体管与电阻，且该晶体管具有虚置栅极；移除该虚置栅极与部分该电阻，以分别于该晶体管与该电阻内形成一个第一沟槽与二个第二沟槽；于该第一沟槽与该多个第二沟槽内分别形成至少一高介电常数栅极介电层；以及于该第一沟槽与该多个第二沟槽中分别形成金属栅极与金属结构。

【技术特征摘要】

【专利技术属性】
技术研发人员：杨杰甯，徐世杰，林俊贤，王尧展，白启宏，曾纪升，
申请(专利权)人：联华电子股份有限公司，
类型：发明
国别省市：