本发明专利技术提供了一种改善双栅CMOS多晶硅耗尽的方法以及双栅CMOS。提供初始结构，初始结构包括半导体衬底，半导体衬底包括nFET器件区域和pFET器件区域，初始结构还包括在nFET器件区域和pFET器件区域中衬底顶部上的自底部向顶部布置的栅极电介质、第一包含多晶硅的材料和硬掩模氮化硅。去除nFET器件区域和pFET器件区域中的一个上的部分硬掩模。执行气相掺杂或等离子体浸没离子注入，从而对其上去除了部分硬掩模的区域进行掺杂。在其上去除了部分硬掩模的区域的表面形成电介质层；利用氮化硅与电介质的选择性去除所述另一部分硬掩模。以电介质层为硬掩模再执行另一种导电性的气相掺杂或等离子体浸没离子注入，从而对其上去除了上述另一部分硬掩模的区域进行掺杂。
【技术实现步骤摘要】
本专利技术涉及半导体制造工艺，更具体地说，本专利技术涉及一种改善双栅CM0S(互补金属氧化物半导体)多晶硅耗尽的方法、以及由此制成的双栅CMOS。
技术介绍
栅极氧化物与多晶硅栅极之间的界面处或该界面附近的电荷载流子的耗尽(多晶耗尽效应)已经成为CMOS器件(特别是其中的pFET器件冲的问题。耗尽导致栅极电介质厚度的实质上增大，由此对器件性能产生负面影响。随着栅极氧化物厚度的逐渐减小，耗尽的效果变得越来越重要。美国专利申请US20070238276“ontrol of poly-Si depletion in CMOS via gas phase doping”提出了一种CMOS结构的制造方法,其中气相掺杂被采用以提供栅极电介质/多晶硅界面处的所述掺杂剂。具体地说，图I示出了初始结构10，包括半导体衬底12(该半导体衬底包括至少一个nFET器件区域14和至少一个pFET器件区域16)。初始结构10还包括在nFET器件区域14和pFET器件区域16中衬底12顶部上的材料叠层18。材料叠层18自底部向顶部包括栅极电介质20、第一包含多晶娃的材料22和硬掩模24。在形成材料叠层18的硬掩模24之后，光敏抗蚀剂材料的均厚层(未示出)随后形成在硬掩模24顶部上。在硬掩模24上形成光敏抗蚀剂材料的均厚层之后，光敏抗蚀剂材料进行光刻。nFET器件区域14内未受保护的硬掩模24随后通过蚀刻工艺被选择性地除去，在执行选择性除去工艺之后形成的所得的结构例如示于图2。随后，将η型掺杂剂气相掺杂到第一包含多晶硅的材料22的暴露部分。此后，除去位于pFET器件区域16内第一包含多晶硅的材料22顶部上的图案化硬掩模24。然后，如图3所示，第二图案化硬掩模24’形成于nFET器件区域14内η型掺杂的第一包含多晶硅的材料26的顶部上。在形成图3所示结构之后，执行第二气相掺杂工艺。弟二气相掺杂工艺将(与上面使用的掺杂相比)相反导电类型的掺杂剂引入暴露的包含多晶娃的材料22 ο随后将P型掺杂剂气相掺杂到第一包含多晶娃的材料22的暴露部分。在从该结构除去第一图案化硬掩模24’之后，第二包含多晶硅的膜(未示出)形成于η型掺杂的第一包含多晶娃的材料26和P型掺杂的第一包含多晶娃的材料28上方；第二多晶硅膜将最终变为图4所示的层34和32。但是，对于上述美国专利申请US20070238276需要两个额外的掩膜层，因此不利于成本控制。
技术实现思路
本专利技术所要解决的技术问题是针对现有技术中存在上述缺陷，提供一种低成本的改善双栅CMOS多晶硅耗尽的方法以及由此制成的双栅CMOS。为了实现上述技术目的，根据本专利技术的第一方面，提供了一种改善双栅CMOS多晶硅耗尽的方法，其包括第一步骤，用于提供初始结构，初始结构包括半导体衬底，所述半导体衬底包括至少一个nFET器件区域和至少一个pFET器件区域，所述初始结构还包括在nFET器件区域和pFET器件区域中衬底顶部上的材料叠层，所述材料叠层自底部向顶部包括栅极电介质、第一包含多晶硅的材料和硬掩模；第二步骤，用于采用光刻和蚀刻的方法去除nFET器件区域和pFET器件区域中的一个上的部分硬掩模，而留下nFET器件区域和pFET器件区域中的另一个上的另一部分硬掩模；第三步骤，用于在去除了部分硬掩模之后执行一种导电性的气相掺杂或等离子体浸没离子注入，从而对其上去除了部分硬掩模的区域进行掺杂；第四步骤，用于在其上去除了部分硬掩模的区域的表面形成电介质层；第五步骤，利用氮化硅与电介质的选择性，采用对电介质层具有高度选择性的湿法蚀刻去除所述另一部分硬掩模；第六步骤，用于以电介质层为硬掩模再执行另一种导电性的气相掺杂或等离子体浸没离子注入，从而对其上去除了上述另一部分硬掩模的区域进行掺杂。优选地，所述硬掩模是氮化硅层。优选地，在第四步骤中，利用快速加热氧化制程或者炉管热氧化的方法在其上去除了部分硬掩模的区域的表面形成电介质层。 优选地，所述电介质层是氧化硅层。优选地，采用浸泡热磷酸的湿法蚀刻法去除另一部分硬掩模(氮化硅)。优选地，nFET器件区域和pFET器件区域中的一个是nFET器件区域。优选地，nFET器件区域和pFET器件区域中的一个是pFET器件区域。根据本专利技术的第二方面，提供了一种采用了根据本专利技术的第一方面所述的改善双栅CMOS多晶硅耗尽的方法而制成的双栅CMOS。与现有技术相比，根据本专利技术的改善双栅CMOS多晶硅耗尽的方法减少了一个掩膜，因此有效地降低了成本。附图说明结合附图，并通过参考下面的详细描述，将会更容易地对本专利技术有更完整的理解并且更容易地理解其伴随的优点和特征，其中图I至图4示意性地示出了根据现有技术的改善双栅CMOS多晶硅耗尽的方法的各个步骤。图5至图8示意性地示出了根据本专利技术实施例的改善双栅CMOS多晶硅耗尽的方法的各个步骤。需要说明的是，附图用于说明本专利技术，而非限制本专利技术。注意，表示结构的附图可能并非按比例绘制。并且，附图中，相同或者类似的元件标有相同或者类似的标号。具体实施例方式为了使本专利技术的内容更加清楚和易懂，下面结合具体实施例和附图对本专利技术的内容进行详细描述。图5至图8示意性地示出了根据本专利技术实施例的改善双栅CMOS多晶硅耗尽的方法的各个步骤。如图5至图8所示，根据本专利技术实施例的改善双栅CMOS多晶硅耗尽的方法包括第一步骤，用于提供初始结构10，初始结构10包括半导体衬底12，该半导体衬底包括至少一个nFET器件区域14和至少一个pFET器件区域16。初始结构10还包括在nFET器件区域14和pFET器件区域16中衬底12顶部上的材料叠层18。材料叠层18自底部向顶部包括栅极电介质20、第一包含多晶娃的材料22和硬掩模24。优选地,硬掩模24是氮化硅层。通过第一步骤得到的结构如图5所示。第二步骤，用于采用光刻和蚀刻的方法去除nFET器件区域14和pFET器件区域16之一上的部分硬掩模24，在本实施例中，去除了 pFET器件区域16上的部分硬掩模24，而留下了 nFET器件区域14上的另一部分硬掩模24。通过第二步骤得到的结构如图6所示。第三步骤，用于在去除了部分硬掩模24之后执行一种导电性的气相掺杂或等离子体浸没离子注入，从而对其上去除了部分硬掩模24的区域(在本实施例中为pFET器件区域16)进行掺杂。第四步骤，用于通过例如快速加热氧化制程(Rapid Thermal Oxidation)或者炉管热氧化的方法，在其上去除了部分硬掩模24的区域(在本实施例中为pFET器件区域16)的表面形成电介质层30 ;优选地，所述电介质层30是氧化硅层。通过第四步骤得到的结构 如图7所示。第五步骤，用于利用氮化硅与电介质的选择性去除上述另一部分硬掩模24。优选地，采用对电介质层具有高度选择性的湿法蚀刻另一部分硬掩模24 (例如氮化硅);例如，采用浸泡热磷酸的湿法蚀刻法去除另一部分硬掩模24 (例如氮化硅)，留下电介质层30为另一区域的硬模。通过第五步骤得到的结构如图6所示。第六步骤，用于以电介质层30为硬掩模再执行另一种导电性的气相掺杂或等离子体浸没离子注入，从而对其上去除了上述另一部分硬掩模24的区域(在本实施例中为nFET器件区域14)进行掺杂。可以看出，与现有技术的美国专利申请US200702本文档来自技高网...
【技术保护点】
一种改善双栅CMOS多晶硅耗尽的方法，其特征在于包括：第一步骤，用于提供初始结构，初始结构包括半导体衬底，所述半导体衬底包括至少一个nFET器件区域和至少一个pFET器件区域，所述初始结构还包括在nFET器件区域和pFET器件区域中衬底顶部上的材料叠层，所述材料叠层自底部向顶部包括栅极电介质、第一包含多晶硅的材料和硬掩模；第二步骤，用于采用光刻和蚀刻的方法去除nFET器件区域和pFET器件区域中的一个区域上的部分硬掩模，而留下nFET器件区域和pFET器件区域中的另一区域上的另一部分硬掩模；第三步骤，用于在去除了部分硬掩模之后执行一种导电性的气相掺杂或等离子体浸没离子注入，从而对其上去除了部分硬掩模的区域进行掺杂；第四步骤，用于在其上去除了部分硬掩模的区域的表面形成电介质层；第五步骤，用于利用氮化硅与电介质的选择性去除所述另一部分硬掩模，留下电介质层为另一区域的硬模；第六步骤，用于以电介质层为硬掩模再执行另一种导电性的气相掺杂或等离子体浸没离子注入，从而对其上去除了上述另一部分硬掩模的区域进行掺杂。
【技术特征摘要】
【专利技术属性】
技术研发人员：张雄，
申请(专利权)人：上海宏力半导体制造有限公司，
类型：发明
国别省市：
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