改善多晶硅耗尽的方法以及MOS晶体管技术

本发明专利技术提供了一种改善多晶硅耗尽的方法以及MOS晶体管。根据本发明专利技术的改善多晶硅耗尽的方法包括：第一步骤：在衬底上形成多个MOS晶体管，所述MOS晶体管包括形成在衬底中的源漏区域以及形成在衬底表面的多晶硅栅极结构；第二步骤:在上述多个MOS晶体管的多晶硅栅极结构之间的空隙中布置光致抗蚀剂，结合干法蚀刻覆盖源漏区并露出多晶硅栅极结构的顶部；第三步骤：对光致抗蚀剂进行紫外线照射(UV?cure)硬化其表面以耐受后续的光刻过程。第四步骤：对第三步骤之后的结构进行选择性离子注入，从而对多晶硅栅极进行掺杂。

【技术实现步骤摘要】

本专利技术 涉及半导体制造工艺，更具体地说，本专利技术涉及一种改善多晶硅耗尽的方法以及由此制成的MOS晶体管。
技术介绍
栅极氧化物与多晶硅栅极之间的界面处或该界面附近的电荷载流子的耗尽(多晶耗尽效应)已经成为CMOS器件(特别是其中的pFET器件冲的问题。耗尽导致栅极电介质厚度的实质上增大，由此对器件性能产生负面影响。随着栅极氧化物厚度的逐渐减小，耗尽的效果变得越来越重要。美国专利申请US7572693B2 “Methods for Transistor Formation UsingSelective Gate Implantation”,在半导体器件202中，可选氧化层210形成在多晶娃栅极结构206和衬底204上的源漏区域220上，多晶硅栅极结构206两侧形成了栅极侧壁207，多晶硅栅极结构206表面形成了隔离材料212，其中利用化学气相沉积工艺沉积比栅极氧化物层205上的多晶硅栅极结构206厚两到三倍的共形氧化膜213，如图I所示。此后，如图2所示，通过化学机械研磨的平坦化处理215来暴露多晶硅栅极结构206的顶部209，留下共形氧化膜213的其它部分，作为覆盖共形氧化膜213的源漏区域220的注入掩膜。此后，执行注入处理，从而向多晶硅栅极结构206的上部提供掺杂物，由此选择性地对多晶硅栅极进行了掺杂。其中，通过选择性地对多晶硅栅极进行掺杂来使得多晶耗尽效应最小化。但是，由于需要先沉积共形氧化膜213，此后对共形氧化膜213进行化学机械研磨及刻蚀以暴露多晶硅栅极结构206的顶部209，进而对多晶硅栅极进行掺杂来使得多晶耗尽效应最小化，所有总得工艺较为复杂，成本较高，而且不好控制热预算。
技术实现思路
本专利技术所要解决的技术问题是针对现有技术中存在上述缺陷，提供一种能够简化工艺、降低成本并不增加热预算的改善多晶硅耗尽的方法以及由此制成的MOS晶体管。为了实现上述技术目的，根据本专利技术的第一方面，提供了一种改善多晶硅耗尽的方法，其包括第一步骤在衬底上形成多个MOS晶体管，所述MOS晶体管包括形成在衬底中的源漏区域以及形成在衬底表面的多晶硅栅极结构；第二步骤在上述多个MOS晶体管的多晶硅栅极结构之间的空隙中布置光致抗蚀剂，依多晶硅栅极结构的相貌特征并结合各向异性蚀刻的方法露出多晶硅栅极结构的顶部，覆盖源漏区域，使其不受后续栅极注入的影响；第三步骤在上述结构形成后进行紫外线照射(UV cure)，硬化光致抗蚀剂表面，使其在后面的离子注入光刻过程中得以留存。第四步骤对第三步骤之后的结构进行选择性离子注入，从而对多晶硅栅极进行掺杂。优选地，在第二步骤中，首先沉积光致抗蚀剂，使得光致抗蚀剂填充所述多个MOS晶体管的多晶硅栅极结构之间的空隙，此后去除多晶硅栅极结构的顶部上的光致抗蚀剂。优选地，在所述第三步骤中，进行N型离子注入。优选地，在所述第三步骤中，进行P型离子注入。优选地，在所述第一步骤中，在多晶硅多晶硅栅极结构上形成了可选氧化层。优选地，所述MOS晶体管是P型MOS晶体管、N型MOS晶体管、CMOS晶体管之一。根据本专利技术的第二方面，提供了一种通过采用根据本专利技术的第一方面所述的改善多晶硅耗尽的方法而制成的MOS晶体管。在根据本专利技术的改善多晶硅耗尽的方法中，光致抗蚀剂代替了共形氧化膜，在简化工艺、降低成本并不增加热预算的情况下，通过选择性地对多晶硅栅极进行掺杂来使得多晶耗尽效应最小化。 附图说明结合附图，并通过参考下面的详细描述，将会更容易地对本专利技术有更完整的理解并且更容易地理解其伴随的优点和特征，其中图I和图2示意性地示出了根据现有技术的改善多晶硅耗尽的方法。图3示意性地示出了根据本专利技术实施例的改善多晶硅耗尽的方法的流程图。图4至图8示意性地示出了根据本专利技术实施例的改善多晶硅耗尽的方法的注入步骤。需要说明的是，附图用于说明本专利技术，而非限制本专利技术。注意，表示结构的附图可能并非按比例绘制。并且，附图中，相同或者类似的元件标有相同或者类似的标号。具体实施例方式为了使本专利技术的内容更加清楚和易懂，下面结合具体实施例和附图对本专利技术的内容进行详细描述。图3示意性地示出了根据本专利技术实施例的改善多晶硅耗尽的方法的流程图。如图3所示，根据本专利技术实施例的改善多晶硅耗尽的方法包括第一步骤SI :在衬底204上形成多个MOS晶体管，所述MOS晶体管包括形成在衬底204中的源漏区域以及形成在衬底204表面的多晶硅栅极结构206 ;该第一步骤SI可以采用任何适当的方式和工艺实现。第一步骤SI之后得到的结构如图5所示。第二步骤S2:在上述多个MOS晶体管的多晶硅栅极结构206之间的空隙中布置光致抗蚀剂(即光刻胶)300，依多晶硅栅极结构的相貌特征并结合各向异性蚀刻的方法露出多晶硅栅极结构的顶部，覆盖源漏区域，使其不受后续栅极注入的影响；优选地，在第二步骤S2中，可首先沉积光致抗蚀剂PRl，使得光致抗蚀剂填充上述多个MOS晶体管的多晶硅栅极结构206之间的空隙，如图6所示；此后去除多晶硅栅极结构206的顶部209上的光致抗蚀剂，而留下多晶硅栅极结构206之间的空隙的光致抗蚀剂PR2，如图7所示。第三步骤S3 :在上述结构形成后进行紫外线照射Xl (UV cure)，硬化光致抗蚀剂表面，使其在后面的离子注入光刻过程中得以留存。第四步骤S4 :对第三步骤S3之后的布置了光致抗蚀剂300的结构进行选择性离子注入X2，如图8所示，从而对多晶硅栅极进行掺杂。由此，在根据本专利技术实施例的改善多晶硅耗尽的方法中，光致抗蚀剂代替了共形氧化膜，在简化工艺、降低成本并不增加热预算的情况下，通过选择性地对多晶硅栅极进行掺杂来使得多晶耗尽效应最小化。优选地，在第三步骤S3中，可以进行N型离子注入，或者可以进行P型离子注入。在具体实施例中，例如，在多晶硅多晶硅栅极结构206上形成了可选氧化层210。并且，上述根据本专利技术实施例的改善多晶硅耗尽的方法可应用至P型MOS晶体管、N型MOS晶体管、CMOS晶体管等。根据本专利技术的另一优选实施例，本专利技术还提供了一种通过采用根据本专利技术实施例的改善多晶硅耗尽的方法而制成的MOS晶体管，例如P型MOS晶体管、N型MOS晶体管、CMOS晶体管等。可以理解的是，虽然本专利技术已以较佳实施例披露如上，然而上述实施例并非用以限定本专利技术。对于任何熟悉本领域的技术人员而言，在不脱离本专利技术技术方案范围情况下，都可利用上述揭示的
技术实现思路
对本专利技术技术方案作出许多可能的变动和修饰，或修改为等同变化的等效实施例。因此，凡是未脱离本专利技术技术方案的内容，依据本专利技术的技术实质对 以上实施例所做的任何简单修改、等同变化及修饰，均仍属于本专利技术技术方案保护的范围内。权利要求1.一种改善多晶硅耗尽的方法，其特征在于包括 第一步骤在衬底上形成多个MOS晶体管，所述MOS晶体管包括形成在衬底中的源漏区域以及形成在衬底表面的多晶硅栅极结构； 第二步骤在上述多个MOS晶体管的多晶硅栅极结构之间的空隙中布置光致抗蚀剂，依多晶硅栅极结构的相貌特征并结合各向异性蚀刻的方法露出多晶硅栅极结构的顶部，覆盖源漏区域，使其不受后续栅极注入的影响； 第三步骤在上述结构形成后进行紫外线照射，硬化光致抗蚀剂表面，使其在后面的离子注入光刻过程中得以留存； 第四步骤对第三步骤之后的结构进行选择本文档来自技高网...

【技术保护点】
一种改善多晶硅耗尽的方法，其特征在于包括：第一步骤：在衬底上形成多个MOS晶体管，所述MOS晶体管包括形成在衬底中的源漏区域以及形成在衬底表面的多晶硅栅极结构；第二步骤:在上述多个MOS晶体管的多晶硅栅极结构之间的空隙中布置光致抗蚀剂，依多晶硅栅极结构的相貌特征并结合各向异性蚀刻的方法露出多晶硅栅极结构的顶部，覆盖源漏区域，使其不受后续栅极注入的影响；第三步骤：在上述结构形成后进行紫外线照射，硬化光致抗蚀剂表面，使其在后面的离子注入光刻过程中得以留存；第四步骤：对第三步骤之后的结构进行选择性离子注入，从而对多晶硅栅极进行掺杂。

【技术特征摘要】

【专利技术属性】
技术研发人员：张雄，
申请(专利权)人：上海宏力半导体制造有限公司，
类型：发明
国别省市：