具有集成电阻的槽形栅多晶硅结构的联栅晶体管制造技术

本发明专利技术涉及一种集成电阻的槽形栅多晶硅结构的联栅晶体管，其特点是：联栅晶体管的栅极与发射极之间集成了一个电阻，电阻的阻值为5欧姆--100K欧姆。本发明专利技术的优点是：在基极管腿悬空的情况下集电极与发射极之间的击穿电压BVce高，联栅晶体管的贮存时间ts短，关断速度快。

【技术实现步骤摘要】
具有集成电阻的槽形栅多晶硅结构的联栅晶体管
本专利技术涉及一种联栅晶体管，特别是一种具有集成电阻的槽形栅多晶硅结构的联栅晶体管，属于硅半导体器件
。
技术介绍
联栅晶体管是晶体管的一个分支。1979年Hisao Kondo提出了联栅晶体管GAT (Gate Associated Transistor),随后进行了详细的分析(见 IEEE Trans.ElectronDevice, vol.ED-27, PP.373-379.1980)。1994年，陈福元、金文新、吴忠龙对联栅晶体管GAT作了进一步的分析(见《电力电子技术》1994年第4期1994.11.pp52_55)，指出了联栅晶体管器件呈现出高耐压、快速开关和低饱和压降等优良特性。 早期的联栅晶体管GAT都是采用平面结构。2000年，中国专利技术专利ZL00100761.0(以下简称已有技术I)提出了一种槽形栅多晶硅结构的联栅晶体管，其结构的原理如图1所示:在下层为第一导电类型低电阻率层42、上层为第一导电类型高电阻率层41的硅衬底片4的上表面，有多条第一导电类型的高掺杂浓度的发射区3，发射区3通过掺杂多晶硅层9与发射极金属层I连接，每条发射区3的周围有第二导电类型的基区2，基区2的侧面连着第二导电类型掺杂浓度比基区2高、深度比基区2深度深的栅区6，栅区6与栅极金属层相连，硅衬底片4的上层41在基区2以下和栅区6以下的部分为集电区，硅衬底片4的下层42是集电极，集电极42的下表面与集电极金属层8相连，其中:栅区6是槽形的，该槽5的底部是第二导电类型高掺杂区；发射区3的上面连接着第一导电类型的掺杂多晶硅层9，该掺杂多晶硅层9与发射极金属层I连接；每条槽5的底面和侧面覆盖着绝缘层7，侧面的绝缘层7延伸到硅衬底片4的上表面。这种槽形栅多晶硅结构的联栅晶体管可以比平面结构的联栅晶体管获得更大的电流密度、更均匀的电流分布、更快的开关速度、更高的可靠性。由于栅极金属层是从栅区6的侧面引出的，所以，图1中未标注栅极金属层。联栅晶体管是一种结型场效应管和双极管的复合晶体管，联栅晶体管的栅区(也称为栅极区)就是高掺杂的厚基区。在论述管芯时，专业术语通常采用“栅极”而不用“基极”。所以，本专利技术称“栅极金属层”而不称“基极金属层”。但在封装成管子后，专业术语通常采用“基极”而不用“栅极”。所以，本专利技术称“基极管腿”而不称“栅极管腿” 在联栅晶体管的基极管腿悬空情况下，集电极与发射极之间的击穿电压BVce是一个重要参数。例如:应用市电220VAC，考虑到电压的波动，要求联栅晶体管的BVce大于400V。通常，槽形栅多晶硅结构的联栅晶体管的硅衬底片的上层41做成两层，41上层的电阻率高一些，41下层的电阻率低一些，以利于增大电流和增加抗击二次击穿的能力。为了获得更大的电流和获得更高的抗击二次击穿能力，就需要减薄硅衬底片的上层41的总厚度，并降低41下层的电阻率，其结果是BVce下降。反过来，增加硅衬底片上层的总厚度和增高下层的电阻率，能够提高BVce，却导致最大电流减小和抗二次击穿能力减弱。 联栅晶体管的贮存时间ts是最重要的开关参数。要想开关速度快，就得减小ts。通常可以采用电子轰击等少子寿命减杀技术来减小ts，但是带来导通压降增大的不利后果O 如何采用一种新的结构使得联栅晶体管的BVce提高并使得ts下降，而不会产生不利后果，这就是本专利技术要解决的问题。
技术实现思路
鉴于上述，本专利技术的目的是在于针对现有技术的不足，提供一种新的槽形栅多晶硅结构的联栅晶体管，它可以提高在联栅晶体管的基极管腿悬空的情况下集电极与发射极之间的击穿电压BVce，并减小联栅晶体管的贮存时间ts，而且不会带来如最大电流减小、抗二次击穿能力减弱、导通压降增大等不利后果。 为完成本专利技术的目的，本专利技术采取的技术方案是: 一种具有集成电阻的槽形栅多晶硅结构的联栅晶体管，在其下层为N型低电阻率层、上层为N型高电阻率层的硅衬底片的上表面有多条N型的高掺杂浓度的发射区，发射区的上面连接着N型的掺杂多晶硅层，该掺杂多晶硅层与发射极金属层连接，每条发射区的下面有P型的基区，基区的侧下面连着掺杂浓度比基区高、深度比基区深度深的P型的槽形栅区，每条槽的底面和侧面覆盖着绝缘层，栅区与栅极金属层相连，硅衬底片的上层位于基区以下和栅区以下的部分为集电区，硅衬底片的下层是集电极，集电极的下表面与集电极金属层相连，其特征在于: 所述栅极与发射极之间集成了一个电阻； 所述电阻的阻值为5欧姆--100K欧姆。 进一步地: 所述电阻为掺杂多晶硅电阻。 所述掺杂多晶硅电阻的位置在联栅晶体管的周边与高压环邻接处。 联栅晶体管本质上是一种双极晶体管，双极晶体管简称晶体管。本专利技术把联栅晶体管的集电极与发射极之间的击穿电压称为BVce。晶体管理论把晶体管在基极开路情况下集电极与发射极之间的击穿电压称为BVceo，把在基极与发射极之间并联一个电阻的状态下集电极与发射极之间的击穿电压称为BVcer。根据晶体管原理,BVcer大于BVceo。各种晶体管测试仪都要检测晶体管的基极管腿悬空情况下的集电极与发射极之间的击穿电压BVce0由于实际应用中难免发生基极管腿悬空的情况，应用者对基极管腿悬空情况下集电极与发射极之间的击穿电压有明确的要求。本专利技术的技术方案所述的联栅晶体管在管芯内部的栅极与发射极之间集成了一个电阻，所以，即使封装成管子后把基极管腿悬空，集电极与发射极之间的击穿电压BVce实质为BVcer，根据晶体管原理，它一定比在管芯内部的栅极与发射极之间没有集成了电阻的普通联栅晶体管的BVceo高。 从晶体管原理和实际检测可以得到，联栅晶体管处于浅饱和状态的贮存时间ts比联栅晶体管处于深饱和状态的贮存时间ts短。因此，从结构上，在联栅晶体管的栅极与发射极之间集成一个电阻，能够分流一部分基区驱动电流，使得联栅晶体管处于浅饱和状态，从而减小了贮存时间ts，提高了关断速度。 本专利技术在栅极与发射极之间集成电阻的阻值不宜过小，阻值太小会导致驱动电流被分流过多，不利于联栅晶体管在低温下工作。集成电阻的阻值也不宜过大，否则，驱动电流分流过少，对减小ts作用不大。集成电阻的阻值过大对提高BVce的作用也不大。本专利技术的技术方案在栅极与发射极之间集成一个电阻的阻值在5欧姆一10K欧姆为宜。 本专利技术在栅极与发射极之间并联的电阻是掺杂多晶硅电阻，即电阻由掺杂多晶硅构成。掺杂多晶硅的加工容易做到精确，方便，重复性好，一致性好。 本专利技术在栅极与发射极之间集成的掺杂多晶硅电阻的位置位于联栅晶体管的周边与高压环邻接处。根据半导体的终端技术理论(见《功率MOSFET与高压集成电路》P74陈星弼1990年5月东南大学出版社)，联栅晶体管这类现代功率器件实际上是一块硅片上许多单元管子并联而成。各单元在表面有基本相同的电位，因此单元之间并不存在击穿问题。但是在最外圈的单元与衬底之间，存在高电压，因此最外圈要采取终端技术。这种终端技术一般叫做高压环。高压环只承受电压，没有电流通过，不发热。本专利技术把掺杂多晶硅电阻设置在联栅晶体管的周边与高压环邻接处，不产生热点，保障了联栅晶体管的可靠性不降低。 【附图说明】 本文档来自技高网...

【技术保护点】
一种具有集成电阻的槽形栅多晶硅结构的联栅晶体管，在其下层为N型低电阻率层、上层为N型高电阻率层的硅衬底片的上表面有多条N型的高掺杂浓度的发射区，该发射区的上面连接着N型的掺杂多晶硅层，该掺杂多晶硅层与发射极金属层连接，每条发射区的下面有P型的基区，基区的侧下面连着掺杂浓度比基区高、深度比基区深度深的P型的槽形栅区，槽形栅区中的每条槽的底面和侧面都覆盖着绝缘层，栅区与栅极金属层相连，硅衬底片的上层位于基区以下和栅区以下的部分为集电区，硅衬底片的下层是集电极，集电极的下表面与集电极金属层相连，其特征在于：所述栅极与发射极之间集成了一个电阻；所述电阻的阻值为5欧姆‑‑100K欧姆。

【技术特征摘要】
2013.12.06 CN 201310656181.91.一种具有集成电阻的槽形栅多晶硅结构的联栅晶体管，在其下层为N型低电阻率层、上层为N型高电阻率层的硅衬底片的上表面有多条N型的高掺杂浓度的发射区，该发射区的上面连接着N型的掺杂多晶硅层，该掺杂多晶硅层与发射极金属层连接，每条发射区的下面有P型的基区，基区的侧下面连着掺杂浓度比基区高、深度比基区深度深的P型的槽形栅区，槽形栅区中的每条槽的底面和侧面都覆盖着绝缘...

【专利技术属性】
技术研发人员：李思敏，
申请(专利权)人：李思敏，
类型：发明
国别省市：北京;11