本发明专利技术公开了一种用于制备绝缘栅双极晶体管（IGBT）器件的方法包括：1）制备半导体衬底，带有第一导电类型外延层位于第二导电类型的半导体衬底上；2）利用一个栅极沟槽掩膜，打开第一沟槽和第二沟槽，然后制备一个栅极绝缘层，衬垫沟槽，并用多晶硅层填充沟槽，形成第一沟槽栅极和第二沟槽栅极；3）注入第一导电类型的掺杂物，在外延层中形成顶部重掺杂层；以及4）在第一沟槽栅极上方制备平面栅极，利用注入掩膜，注入本体掺杂物和源极掺杂物，在半导体衬底的顶面附近形成本体区和源极区。
【技术实现步骤摘要】
带有掩埋浮动P-型屏蔽的新型双栅极沟槽IGBT
本专利技术涉及半导体功率器件。更确切的说，本专利技术是关于制备绝缘栅双极晶体管(IGBT)的改良型器件结构的新型结构及其方法，该器件结构带有双栅极，可以提供沟槽屏蔽，在沟槽下方还可以提供掩埋的浮动屏蔽环，以改善IGBT器件的UIS耐用性。
技术介绍
配置和制备绝缘栅双极晶体管(IGBT)器件的传统技术，由于存在各种取舍，如要进一步提高器件性能的话，仍然面临许多困难和局限。在IGBT器件中，传导损耗VCE，sat(取决于额定电流下的集电极到发射极的饱和电压VCE，sat)和断开开关损耗Eoff之间存在取舍关系。器件接通时，注入的载流子会增多，提高了器件的导电性，从而减小了传导损耗，但是由于断开时，清除注入的载流子消耗的能量，因此注入的载流子增多，会使Eoff更高。图1D表示VCE，sat和Eoff之间的取舍关系。如图所示，高级的IGBT结构曲线将靠近原点偏移，对应较低的损耗。 另外，IGBT的VCE, sat (传导损耗)和IGBT的短路耐用性之间也存在取舍关系，短路耐用性反之取决于其饱和电流Jsat。Jsat较高会使器件在短路时消耗许多能量，迅速对IGBT器件造成损坏。Jsat较低，将减少所消耗的能量，使IGBT器件能够承受较长时间的短路，而不会造成永久性的损伤；然而，Jsat较低也会传导损耗VCE, sat较高。 图1A表示传统的平面栅极绝缘栅双极晶体管(IGBT)的剖面图。IGBT为半导体功率器件，结合了金属-氧化物-半导体(MOS)栅极控制器与双极电流机制。将金属-氧化物-半导体场效应晶体管(MOSFET)和栅极结型晶体管(BJT)的功能特点结合在一个IGBT中。设计IGBT的性能特点，使其获得比MOSFET更大的电流密度，比BJT更快、更高效的开关性能，以及更好地控制。漂流区可以轻掺杂，改善闭锁性能。由于轻掺杂漂流区经来自底部P集电极区的高级别载流子注入，产生其导电调制，因此器件仍然具有良好的导电性。基于以上原因，IGBT器件通常用于高功率(>10kW)，低频至中频(高达30kHz)。如图1A所示的平面IGBT器件具有一个简单的顶端结构，便于制备。然而，如图1A所示的平面栅极IGBT由于受到顶端附近的弱导电调制，以及来自邻近本体区的夹紧效应导致高JFET电阻，因此具有很高的VCE，sat。图1B表示具有沟槽栅极的另一种传统的IGBT器件的剖面图。沟槽栅极IGBT的优点在于，消除了 JFET电阻，而且增强了顶部载流子注入。积累层可以形成在沟槽栅极下方，以改善载流子注入。然而，由于如图所示的沟槽IGBT器件在沟槽栅极(在栅极电压)和衬底以及下面的漂流区(在漏极电压)之间的电容，因此它具有很高的Crss电容。这种IGBT器件的高Crss减小了器件的开关速度，而且导致开关的能量损耗更高。图1C表示另一种传统的IGBT器件的剖面图。一个较重掺杂的N层设置在通道区下方，轻掺杂漂流区上方，以便进一步增强顶部的载流子注入。然而，这种器件的重掺杂层导致击穿电压较低，重掺杂N-层导致Crss更加恶劣。 基于上述原因，必须提出一种新型的IGBT结构，以降低接通和断开的能量Eon损耗和EofT损耗，改善工作性能。另外，改良结构的新型IGBT必须能够降低Crss，提高击穿电压，改善VCE，sat，增大晶胞间距，降低Jsat，从而解决上述困难与局限。
技术实现思路
本专利技术的目的在于提供一种新型、改良的带有IGBT器件结构及制备方法，带有双沟槽栅极结构，还在沟槽下方提供掩埋的浮动P-型屏蔽，从而改善了 Uis耐用性，而不会牺牲 VCE, sat、BV 和 Eoffo 本专利技术的另一方面在于，提出了一种新型、改良的带有IGBT器件结构及制备方法，屏蔽栅IGBT带有较重掺杂层N层，使得IGBT可以利用较低的E-on和E-ofT损耗，获得高注入。 确切地说，本专利技术的一个方面在于，提出了一种新型、改良的带有IGBT器件结构及制备方法，制备带有可选虚拟沟槽的屏蔽栅极的沟槽IGBT器件，使得带有屏蔽栅极的IGBT可以降低Crss并减小E_on损耗，进一步利用这种IGBT器件的再次表面动作，提高击穿电压。 本专利技术的另一方面在于，提出了一种新型、改良的带有IGBT器件结构及制备方法，带有虚拟沟槽的屏蔽栅，可以增大晶胞间距，获得较低的J-sat。 本专利技术的另一方面在于，提出了一种新型、改良的屏蔽栅沟槽的IGBT器件结构及制备方法，该IGBT带有二维的通道，无需很深的本体区或特别深的沟槽就可以获得较长的通道。二维通道包括一个水平(平面栅极)和垂直(沟槽栅极)部分，从而通过较低的Jsat获得相对较高的通道电阻。因此该器件可以利用很小的晶胞间距，获得改良后的耐用的短路性能。 本专利技术的较佳实施例主要提出了一种绝缘栅双极晶体管(IGBT)器件的制备方法，包括:1)利用位于第二导电类型的半导体衬底上的第一导电类型的外延层，制备半导体衬底；2)利用一个栅极沟槽掩膜，打开第一沟槽和第二沟槽，然后制备一个栅极绝缘层，衬垫沟槽，并用多晶硅层填充沟槽，构成第一沟槽栅极和第二沟槽栅极；3)注入第一导电类型的掺杂物，在外延层中形成一个顶部重掺杂区；以及4)在第一沟槽栅极上方制备一个平面栅极，利用注入掩膜，注入本体掺杂物和源极掺杂物，在半导体衬底的顶面附近形成一个本体区和一个源极区。 在另一个实施例中，IGBT器件包括一个绝缘栅双极晶体管(IGBT)器件。IGBT器件位于半导体衬底上，半导体衬底包括一个第一导电类型的外延层，位于第二导电类型的底层上，电连接设置在半导体衬底底面上的集电极。第二导电类型的本体区设置在半导体衬底的顶面附近，包围着半导体衬底顶面下方的第一导电类型的源极区。外延层还包括一个顶部重掺杂层，在本体区下方具有较高的第一导电类型掺杂浓度。第一沟槽栅极和第二沟槽栅极设置在本体区的两个对边上，平面栅极设置在半导体衬底顶面上，在第一沟槽栅极上方水平延伸到本体区。 在一个可选实施例中，轻掺杂源极(LDS)区可以位于栅极和较重掺杂的源极区之间，以提高电阻，改善器件的短路耐用性。 另外，本专利技术提出了一种在半导体衬底中制备半导体功率器件的方法。该方法包括为半导体衬底中的IGBT制备一个虚拟沟槽，以增大晶胞间距，降低IGBT的J-sat。在另一个实施例中，该方法还包括通过制备IGBT的沟槽栅极，利用二维通道制备IGBT，在本体区上方水平延伸到源极区，从而使该通道具有一个水平部分和一个垂直部分。也可以通过器件顶部附近的屏蔽电极制备屏蔽沟槽，并且在器件的顶面上方制备平面栅极，制备IGBT。 阅读以下详细说明并参照附图之后，本专利技术的这些和其他的特点和优势，对于本领域的技术人员而言，无疑将显而易见。 【附图说明】 图1A至IC表示传统的IGBT器件的三种不同结构的剖面图。 图1D表示IGBT器件性能的取舍关系图。 图2表示带有沟槽栅极和沟槽屏蔽的屏蔽栅IGBT的剖面图。 图3A表示一种屏蔽栅IGBT器件的剖面图，该IGBT器件具有一个沟槽屏蔽和一个带有水平延伸物的2D沟槽栅极，通过本专利技术所述的水平和垂直通道部分控制二维(2D)通道。 图3B是一个带有增本文档来自技高网...
【技术保护点】
一种位于半导体衬底中的绝缘栅双极晶体管器件，其特征在于：半导体衬底包括一个第一导电类型的外延层，位于第二导电类型的底层上，所述的底层电连接设置在半导体衬底底面上的集电极；所述的绝缘栅双极晶体管器件还包括一个第二导电类型的本体区，设置在半导体衬底的顶面附近，包围着半导体衬底顶面下方的第一导电类型的源极区；所述的外延层还包括一个顶部重掺杂层，具有第一导电类型的重掺杂浓度，在本体区下方；并且所述的绝缘栅双极晶体管器件还包括第一沟槽栅极和第二沟槽栅极，设置在本体区的两条对边上，一个平面栅极设置在半导体衬底的顶面上，在第一沟槽栅极上方水平延伸到本体区。
【技术特征摘要】
2013.03.14 US 13/831/0661.一种位于半导体衬底中的绝缘栅双极晶体管器件，其特征在于: 半导体衬底包括一个第一导电类型的外延层，位于第二导电类型的底层上，所述的底层电连接设置在半导体衬底底面上的集电极； 所述的绝缘栅双极晶体管器件还包括一个第二导电类型的本体区，设置在半导体衬底的顶面附近，包围着半导体衬底顶面下方的第一导电类型的源极区； 所述的外延层还包括一个顶部重掺杂层，具有第一导电类型的重掺杂浓度，在本体区下方；并且 所述的绝缘栅双极晶体管器件还包括第一沟槽栅极和第二沟槽栅极，设置在本体区的两条对边上，一个平面栅极设置在半导体衬底的顶面上，在第一沟槽栅极上方水平延伸到本体区。2.如权利要求1所述的绝缘栅双极晶体管器件，其特征在于，还包括:一个垂直栅极氧化物，所述的垂直栅极氧化物覆盖并密封平面栅极。3.如权利要求1所述的绝缘栅双极晶体管器件，其特征在于，所述的第一沟槽栅极电连接到栅极电极。4.如权利要求1所述的绝缘栅双极晶体管器件，其特征在于，所述的第二沟槽栅极电连接到源极电极。5.如权利要求1 所述的绝缘栅双极晶体管器件，其特征在于，所述的第二沟槽栅极电连接到栅极电极。6.如权利要求1所述的绝缘栅双极晶体管器件，其特征在于，还包括:厚度约为1000埃的垂直栅极氧化物，覆盖并密封着平面栅极。7.如权利要求1所述的绝缘栅双极晶体管器件，其特征在于，所述的第一沟槽栅极和第二沟槽栅极用栅极绝缘层衬垫，厚度约为5000埃，第一沟槽栅极和第二沟槽栅极用多晶娃层填充。8.如权利要求1所述的绝缘栅双极晶体管器件，其特征在于，所述的第一沟槽栅极和第二沟槽栅极垂直延伸到外延层上方的顶部重掺杂区的底面附近。9.如权利要求1所述的绝缘栅双极晶体管器件，其特征在于，还包括:一个浮动掩埋环，所述的浮动掩埋环设置在第二沟槽栅极的沟槽底面以下。10.如权利要求1所述的绝缘栅双极晶体管器件，其特征在于，还包括:一个第二导电类型的浮动掩埋环，所述的第二导电类型的浮动掩埋环设置在第二沟槽的沟...
【专利技术属性】
技术研发人员：胡军，马督儿·博德，哈姆扎·依玛兹，
申请(专利权)人：万国半导体股份有限公司，
类型：发明
国别省市：美国;US
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