本发明专利技术涉及一种读出放大器，用于读出并放大储存在存储器单元中的数据，所述读出放大器在位线(BL)和互补于第一位线的参考位线(/BL)之间进行连接，并且包括：读出电路(SC)，读出电路(SC)能够提供指示储存在存储器单元内的数据的输出；以及预充电和解码电路(PDC)，预充电和解码电路(PDC)包括在预充电操作期间用于给第一位线和第二位线预充电，并且在读取操作期间用于将由读出电路提供的输出传输至数据线(LIO，/LIO)的成对的双栅晶体管(T5、T6)。
【技术实现步骤摘要】
【国外来华专利技术】【专利摘要】本专利技术涉及一种读出放大器，用于读出并放大储存在存储器单元中的数据，所述读出放大器在位线(BL)和互补于第一位线的参考位线(/BL)之间进行连接，并且包括：读出电路(SC)，读出电路(SC)能够提供指示储存在存储器单元内的数据的输出；以及预充电和解码电路(PDC)，预充电和解码电路(PDC)包括在预充电操作期间用于给第一位线和第二位线预充电，并且在读取操作期间用于将由读出电路提供的输出传输至数据线(LIO，/LIO)的成对的双栅晶体管(T5、T6)。【专利说明】具有双栅预充电和解码晶体管的读出放大器
本专利技术一般涉及半导体存储器，比如动态随机存取存储器(DRAM)，并且更具体地，涉及用于读出并放大储存在存储器单元阵列的多个存储器单元中的数据的读出放大器。
技术介绍
基本上，DRAM为将以二进制形式的数据(例如，“I”或“O”)存储在大量单元中的集成电路。数据作为在位于单元中的电容器上的电荷存储在单元中。通常地，高逻辑电平大约等于电源电压，并且低逻辑电平大约等于接地。常规DRAM的单元布置在阵列中，以便能够寻址并访问单独的单元。阵列能够被认为是单元的行和列。每一行都包括利用共同控制信号的使在行上的单元互连的字线。类似地，每一列都包括在每一行内联接到最多一个单元的位线。因此，字和位线能够得以控制以便单独地访问阵列的每个单元。为了从单元中读取数据，通过选择与单元相关联的字线来访问单元的电容器。与用于选择单元的位线配对的互补位线被平衡为平衡电压。该平衡电压(Veq)通常介于在高Vdd逻辑电平和低Vss (通常为地)逻辑电平之间。因此，照惯例，位线被平衡为电源电压的一半，即Vdd/2。当对于所选择的单元激活字线时，所选择的单元的电容器将储存的电压放电至位线上，因此改变在位线上的电压。照惯例被称为读出放大器的差分放大器接着用于检测和放大在成对位线上的电压的差。为了符合存储器的面积限制，被称为“交错(staggering) ”技术的堆叠技术照惯例被用于将在读出放大器和单元之间的间距差异考虑进来。因此许多读出放大器在位线的纵向方向上一个接一个彼此交错。然而，该结构遭受到位线和其互补位线在所有交错的读出放大器上运行。这导致了对金属-O (用于位线的金属)的可用空间的拥塞确实覆盖了读出放大器的100%。而且，寻址存储器的具体单元需要根据金属轨道(metal track)(通常为金属-1轨道)建立的行和列地址总线。当64列地址总线被用作解码读出放大器阵列的读出放大器时，对于电源、控制命令、I/O以及解码(用于该最新的组的64轨道)大约需要呈现100个金属-1轨道。但是在不久的将来，需要DRAM的核心电路的许多焦点，尤其是在读出放大器上。确实，伴随着FDSOI (完全耗尽绝缘体上硅)技术的引入或高-k/金属栅的引入，器件将变得更小，并且金属线将变为限制因素，不再是器件的尺寸。因此应当理解，100个金属-1轨道太多了。图1显示了存储器结构，其通过将存储器单元阵列分成子阵列MCO、MC1、MC2和MC3，通过将读出放大器分成成对交错的读出放大器组并根据交织的布置通过提供位线来帮助限制可用空间拥塞，从而它们在位线BL0、BL2和位线BL1、BL3之间的字线WL的横向方向上交替，所述位线BL0、BL2联接到所述对的第一组的读出放大器SA0、SA2，所述位线BL1、BL3联接到所述对的第二组的读出放大器SA1、SA3。位线的交替布置导致了在平行于位线的所述对的每一个读出放大器组内互相连接的可用空间。利用该交替布置，金属-O现仅覆盖了读出放大器的50%。随着对读出放大器限制的放松，布局更加容易。在图1中，为了清楚起见，仅仅表示了相关的信号:-在X方向上运行并且使用金属-1的行解码信号Ψ用于寻址读出放大器的线；-在Y方向上在列选择线(CSLi，CSLj)上运行(列解码)并使用金属_2的列解码信号用于寻址读出放大器的列；-使用金属-1的本地输入/输出线(L10和其互补线Πδ)用于将从读出放大器中读出的和放大的数据传递至垂直于本地输入/输出线并使用金属-2的通用输入/输出线(G10m、G10n和其互补线石155、GIO^ ) °本地输入/输出线的长度(也即，结合的读出放大器的数量)取决于布局限制、交错、金属-2间距规定、电路规范等。每一个列选择线(CSLi，CSLj)都解码在路径上的组内读出放大器的列。选择的读出放大器SAO、SA1、SA2和SA3提供了有效的行为(读或写)，而半选择的读出放大器SA4、SA5仍处于HZ状态(高阻抗)，并且除了成为待被加载/卸载的额外的寄生以外，并不干扰通用输入/输出线。出现在通用输入/输出线上的数据进入所有的本地输入/输出线，并且因此在随后的访问开始时必须已完成预充电，以便保证合适的读出和更新。这是不能被预期的。考虑读出放大器的数量和总金属长度(通用和本地输入输出线)，则可能耗散大量的功率。此外，以体硅CMOS技术制作的常规的读出放大器由十一个晶体管制成，并因此增加了整个电路的表面面积。若干种解决方案都能够克服寄生问题和可能的功率峰值。根据第一解决方案，本地解码器(参照图1中的开关S)能够添加至本地I/O线和通用I/o线之间。在该情况下，未经选择的本地I/O线通过通用I/O线而保持不受干扰，并且能够提前预充电而允许非常快的周期时间。根据第二解决方案，可以是比如NOR或NAND门一样简单的解码器能够添加在列选择线和行解码信号办之间。利用该第二解决方案，半选择的读出放大器的内容通过本地I/O线保持不受影响。沿着列选择线的负载也能够得以减小(解码器用作本地信号增强器)，同时可以提高周期时间。该第二解决方案特别地在由 申请人:于2011年3月18日提交的并且还未被公开的法国专利申请第1152256号中进行了描述。第一和第二解决方案两者能够同时应用，其提供了非常好的性能，但是从布局的观点来看可能无法达到最佳。确实，对于这些解码器，仅有的可能位置为紧挨着读出放大器(或者甚至在读出放大器布局内)，其在非常敏感的区域内引入“不规则”的布局。
技术实现思路
本专利技术旨在提供一种半导体存储器，其并不具有如上所述的缺陷，并且特别地提供了一种半导体存储器，其中引入了读出放大器而没有特别的布局限制，并且没有禁区。在这点上，本专利技术根据其第一方面提出一种读出放大器，用于读出并放大储存在存储器单元中的数据，所述读出放大器在位线和互补于第一位线的参考位线之间进行连接，并且包括:-读出电路，所述读出电路能够提供指示储存在存储器单元内的数据的输出；以及-预充电和解码电路，所述预充电和解码电路包括在预充电操作期间用于给第一位线和第二位线预充电，并且在读取操作期间用于将由读出电路提供的输出传输至数据线的成对双栅晶体管。该存储器的其他优选但非限制性的方面如下:-预充电和解码电路的每个双栅晶体管都具有第一栅和第二栅，双栅晶体管的第一栅都由解码控制信号进行控制，并且双栅晶体管的第二栅都由预充电控制信号进行控制；-关于由所述解码控制信号控制的晶体管的第一栅的状态，取决于由预充电控制信号控制的晶体管的第二栅的状态，每个双栅晶体管都能够或者工作在耗尽模式下或者工作在增强模式下；-每个双栅晶体管都能够在所述预充电控制信号处于ON状态时本文档来自技高网...
【技术保护点】
一种读出放大器，用于读出并放大储存在存储器单元中的数据，所述读出放大器在位线(BL)和互补于第一位线的参考位线之间进行连接，并且包括：‑读出电路(SC)，所述读出电路(SC)能够提供指示储存在所述存储器单元内的数据的输出；以及‑预充电和解码电路(PDC)，所述预充电和解码电路(PDC)包括在预充电操作期间用于给第一位线和第二位线预充电，并且在读取操作期间用于将由读出电路提供的输出传输至数据线的成对双栅晶体管(T5、T6)。
【技术特征摘要】
【国外来华专利技术】...
【专利技术属性】
技术研发人员：R·弗兰特，J·福尔拉特，R·休斯，W·亨雷恩，H·弗朗茨，G·恩德斯，
申请(专利权)人：SOITEC公司，
类型：发明
国别省市：法国;FR
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