读出放大器制造技术

本发明专利技术公开一种读出放大器，其包括：第一PMOS晶体管、第二PMOS晶体管、第三PMOS晶体管、第四PMOS晶体管、第一NMOS晶体管、第二NMOS晶体管、第三NMOS晶体管、以及第四NMOS晶体管。第一PMOS晶体管、第二PMOS晶体管、第一NMOS晶体管、以及第二NMOS晶体管形成交叉耦合读出对。第三PMOS和第四PMOS晶体管用作补偿晶体管。第三NMOS和第四NMOS晶体管用作读出使能晶体管。

【技术实现步骤摘要】

本披露涉及具有偏移量补偿的读出放大器。
技术介绍
在嵌入式动态随机存取存储器(eDRAM)中的位线读出放大器通常包括一个或两个交叉耦合晶体管或器件对。理想地，晶体管对中的一个晶体管的每个器件參数(诸如，阈值电压Vt、跨导系数P、节点电容等)与同一晶体管中的另一晶体管相同。然而，制造处理偏差导致不同晶体管的參数存在差异或偏移量。结果，甚至通过相同处理制造的两个晶体管也固有地具有两个不同值的两个阈值电压VU已经使用多种技术来补偿阈值 电压Vt的差异。然而，大多数技术不能在纳米级和/或在300MHz以上操作的由先进技术制造的eDRAM中使用。
技术实现思路
根据本专利技术的ー个方面，提供一种读出放大器，包括第一 PMOS晶体管，具有第一PMOS漏极、第一 PMOS源极、以及第一 PMOS栅极；第二 PMOS晶体管，具有第二 PMOS漏极、第二 PMOS源极、以及第二 PMOS栅极；第三PMOS晶体管，具有第三PMOS漏极、第三PMOS源极、以及第三PMOS栅极；第四PMOS晶体管，具有第四PMOS漏极、第四PMOS源极、以及第四PMOS栅极；第一 NMOS晶体管，具有第一 NMOS漏极、第一 NMOS源极、以及第一 NMOS栅极；第ニ NMOS晶体管，具有第二 NMOS漏极、第二 NMOS源极、以及第二 NMOS栅极；第三NMOS晶体管，具有第三NMOS漏极、第三NMOS源极、以及第三NMOS栅极；第四NMOS晶体管，具有第四NMOS漏极、第四NMOS源极、以及第四NMOS栅极；控制信号线；第一电源电压节点；第ニ电源电压节点；第一数据线；以及第ニ数据线；其中第一 PMOS源极、第二 PMOS源极、以及第ニ电源电压节点连接在一起；第一 NMOS源极、第三PMOS源极、第四PMOS源极、第二 NMOS源极、以及第一电源电压节点连接在一起；第三NMOS栅极、第四NMOS栅极、第三PMOS栅极、第四PMOS栅极连接在一起并且连接至控制信号线；第一数据线、第一 PMOS漏极、第一 NMOS漏极、第四NMOS漏极、以及第二 PMOS栅极连接在一起；第二数据线、第二 PMOS漏极、第二 NMOS漏极、第三NMOS漏极、以及第一 PMOS栅极连接在一起；第一 NMOS栅极、第三NMOS源极、以及第三PMOS漏极连接在一起；以及第二 NMOS栅极、第四NMOS源极、以及第四PMOS漏极连接在一起。优选地，当所述读出放大器读出时第三NMOS晶体管和第四匪OS晶体管被配置成导通；以及第三PMOS晶体管和第四PMOS晶体管被配置成截止。优选地，当读出放大器读出时，第一数据线和第二数据线中的至少ー个被配置成电连接至存储器単元。优选地，在读出放大器读出之前第三PMOS晶体管和第四PMOS晶体管被配置成导通；以及第三NMOS晶体管和第四NMOS晶体管被配置成截止。优选地，读出放大器适于具有第一数据线和第二数据线中的至少ー个，其中，第一数据线或第二数据线被配置成在一段时间周期内基于在第一电压节点处施加的高逻辑电平从低逻辑电平达到预定值。优选地，读出放大器适于具有第一数据线和第二数据线，其中，在第三PMOS晶体管和第四PMOS晶体管被配置成导通并且第三NMOS晶体管和第四NMOS晶体管被配置成截止之前，第一数据线和第二数据线被配置成处于低逻辑电平。优选地，第一数据线和第二数据线连接至充电和均衡电路。优选地，第一数据线和第二数据线电连接至相应的第三数据线和第四数据线。优选地，第一数据线和第二数据线通过相应的第一晶体管和第二晶体管电连接至 相应的第三数据线和第四数据线。根据本专利技术的另一方面，提供ー种方法，包括将第一数据线、第二数据线、第一电源信号、第二电源信号驱动为低逻辑值；停止驱动第一数据线、第二数据线、第一电源信号、以及第ニ电源信号；将第一电源信号驱动为高逻辑值；从而第一数据线的第一电压值和第ニ数据线的第二电压值升高；在第一电压值和/或第二电压值升高到预定电压值之后，停止驱动第一电源信号，从而第一电源信号和第二电源信号朝向预定电压值改变；将存储器単元电连接至第一数据线或第二数据线；将第一电源信号驱动为低逻辑值并且将第二电源信号驱动至高逻辑值；以及基于在第一数据线和第二数据线上的电压电平，检测存储在存储器单元中的数据值。优选地，第一电压值升高包括配置第一 NMOS晶体管以用作第一 MOS ニ极管；第一 NMOS晶体管的漏极连接至第一数据线；以及第二电压值升高包括配置第二 NMOS晶体管以用作第二MOS ニ极管；第二 NMOS晶体管的漏极连接至第二数据线。优选地，所述方法进ー步包括导通在第一 NMOS晶体管的栅极和源极之间连接的第一 PMOS晶体管，以配置第一 NMOS晶体管用作第一 MOS ニ极管；以及导通在第二 NMOS晶体管的栅极和漏极之间连接的第二 PMOS晶体管，以配置第二 NMOS晶体管用作第二 MOS ニ极管。优选地，所述方法进ー步包括截止在第一 NMOS晶体管的栅极和第三PMOS晶体管的栅极之间连接的第三NMOS晶体管；以及截止在第二 NMOS晶体管的栅极和第四PMOS晶体管的栅极之间连接的第四NMOS晶体管。优选地，当第一 PMOS晶体管和第二 PMOS晶体管截止；以及第三NMOS晶体管和第四NMOS晶体管导通时，检测电压电平。优选地，将第一数据线和第二数据线驱动为低逻辑值包括激活在第一 NMOS晶体管、第二 NMOS晶体管、以及第三NMOS晶体管的栅极处的信号；第一 NMOS晶体管连接在第一和第二数据线之间；第二 NMOS晶体管和第三NMOS晶体管串联连接在第一数据线和第二数据线之间；以及停止将第一数据线和第二数据线驱动为低逻辑值包括将第一电源信号驱动为高逻辑值。根据本专利技术的另一方面，提供ー种方法，包括将第一信号和第二信号驱动为高电平；将第一信号和第二信号驱动为低电平；为低电平的第二信号截止第一 NMOS晶体管和第ニ NMOS晶体管并且导通第一 PMOS晶体管和第二 PMOS晶体管；将第一电源信号驱动为高电平；停止将第ー电源信号驱动为高电平；将第二信号驱动为高电平，以导通第一 NMOS晶体管和第二 NMOS晶体管，并且截止第一 PMOS晶体管和第二 PMOS晶体管；将存储器単元电连接至第一数据线或第二数据线；以及将第一电源信号驱动为低电平并且将第二电源信号驱动为高电平；其中，第一 NMOS晶体管连接在第三PMOS晶体管的栅极和第三NMOS晶体管的栅极之间;第二 NMOS晶体管连接在第四PMOS晶体管的栅极和第四NMOS晶体管的栅极之间；第一 PMOS晶体管连接在第三NMOS晶体管的栅极和第一电源信号之间；第二 PMOS晶体管连接在第四NMOS晶体管的栅极和第一电源信号之间。优选地，将第一信号驱动为高电平，以使第一数据线和第二数据线处于低逻辑电平。优选地，将第一电源信号驱动为高电平以使第一数据线处的第一电压值和第二数 据线处的第二电压值増加，第一数据线连接至第三NMOS晶体管的漏极，并且第二数据线连接至第四NMOS晶体管的漏扱；以及在第一电压值或第二电压值达到预定值之后，停止驱动第一电源信号。优选地，第一电压值基于用作第一 MOS ニ极管的第三NMOS晶体管増加；以及第ニ电压值基于用作第二 MOS ニ极管的第四NMOS本文档来自技高网...

【技术保护点】

【技术特征摘要】
2011.02.17 US 13/029,6321.一种读出放大器，包括 第一 PMOS晶体管，具有第一 PMOS漏极、第一 PMOS源极、以及第一 PMOS栅极； 第二 PMOS晶体管，具有第二 PMOS漏极、第二 PMOS源极、以及第二 PMOS栅极； 第三PMOS晶体管，具有第三PMOS漏极、第三PMOS源极、以及第三PMOS栅极； 第四PMOS晶体管，具有第四PMOS漏极、第四PMOS源极、以及第四PMOS栅极； 第一 NMOS晶体管，具有第一 NMOS漏极、第一 NMOS源极、以及第一 NMOS栅极； 第二 NMOS晶体管，具有第二 NMOS漏极、第二 NMOS源极、以及第二 NMOS栅极； 第三NMOS晶体管，具有第三NMOS漏极、第三NMOS源极、以及第三NMOS栅极； 第四NMOS晶体管，具有第四NMOS漏极、第四NMOS源极、以及第四NMOS栅极； 控制信号线； 第一电源电压节点； 第二电源电压节点； 第一数据线；以及 第二数据线； 其中 所述第一 PMOS源极、所述第二 PMOS源扱、以及所述第二电源电压节点连接在一起；所述第一 NMOS源极、所述第三PMOS源极、所述第四PMOS源极、所述第二 NMOS源极、以及所述第一电源电压节点连接在一起； 所述第三NMOS栅极、所述第四NMOS栅极、所述第三PMOS栅极、所述第四PMOS栅极连接在一起并且连接至所述控制信号线； 所述第一数据线、所述第一 PMOS漏极、所述第一 NMOS漏极、所述第四NMOS漏扱、以及所述第二 PMOS栅极连接在一起； 所述第二数据线、所述第二 PMOS漏极、所述第二 NMOS漏极、所述第三NMOS漏扱、以及所述第一 PMOS栅极连接在一起； 所述第一 NMOS栅极、所述第三NMOS源极、以及所述第三PMOS漏极连接在一起；以及 所述第二 NMOS栅极、所述第四NMOS源极、以及所述第四PMOS漏极连接在一起。2.根据权利要求I所述的读出放大器，其中，当所述读出放大器读出时 所述第三NMOS晶体管和所述第四NMOS晶体管被配置成导通；以及 所述第三PMOS晶体管和所述第四PMOS晶体管被配置成截止，所述第一数据线和所述第二数据线中的至少ー个被配置成电连接至存储器単元。3.根据权利要求I所述的读出放大器，其中，在所述读出放大器读出之前 所述第三PMOS晶体管和所述第四PMOS晶体管被配置成导通；以及 所述第三NMOS晶体管和所述第四NMOS晶体管被配置成截止，以及所述读出放大器适于具有至少ー个所述第一数据线或所述第二数据线中，其中，所述第一数据线或所述第二数据线被配置成在一段时间周期内基于在所述第一电压节点处施加的高逻辑电平从低逻辑电平达到预定值。4.根据权利要求I所述的读出放大器，其中，在所述读出放大器读出之前 所述第三PMOS晶体管和所述第四PMOS晶体管被配置成导通；以及 所述第三NMOS晶体管和所述第四NMOS晶体管被配置成截止，以及所述读出放大器适于具有所述第一数据线和所述第二数据线，其中，在所述第三PMOS晶体管和所述第四PMOS晶体管被配置成导通并且所述第三NMOS晶体管和所述第四NMOS晶体管被配置成截止之前，所述第一数据线和所述第二数据线被配置成处于低逻辑电平。5.根据权利要求I所述的读出放大器，其中，所述第一数据线和所述第二数据线连接至充电和均衡电路，以及， 所述第一数据线和所述第二数据线通过相应的第五晶体管和第六晶体管电连接至相应的第三数据线和第四数据线。6.ー种方法，包括 将第一数据线、第二数据线、第一电源信号、第二电源信号驱动为低逻辑值； 停止驱动所述第一数据线、所述第二数据线、所述第一电源信号、以及所述第二电源信 号; 将所述第一电源信号驱动为高逻辑值；从而所述第一数据线的第一电压值和所述第二数据线的第二电压值升高； 在所述第一电压值和/或所述第二电压值升高到预定电压值之后，停止驱动所述第一电源信号，从而所述第...

【专利技术属性】
技术研发人员：谢尔吉·罗曼诺夫斯基，穆罕默德·努莫，
申请(专利权)人：台湾积体电路制造股份有限公司，
类型：发明
国别省市：