用于数字应用和射频应用的半导体结构制造技术

本发明专利技术涉及绝缘体上半导体多层结构(1)，其包括：

【技术实现步骤摘要】
【国外来华专利技术】用于数字应用和射频应用的半导体结构


[0001]本专利技术涉及用于数字应用和射频应用的绝缘体上半导体结构。本专利技术还涉及一种通过将层从第一衬底(称为“供体衬底”)转移至第二衬底(称为“受体衬底”)来制造这种结构的工艺。

技术介绍

[0002]绝缘体上半导体结构是多层结构，其包括衬底、设置在衬底顶部的电绝缘层和设置在绝缘层顶部的半导体层，所述衬底通常由硅制成，所述电绝缘层通常为氧化物层，例如氧化硅层，在所述半导体层中实现所述晶体管的源极、通道和漏极，并且所述半导体层通常为硅层。
[0003]当半导体为硅时，绝缘体上半导体(SeOI)结构称为“绝缘体上硅”(SOI)结构。
[0004]在现有的SOI结构中，全耗尽绝缘体上硅(FD
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SOI)结构通常用于数字应用。FD
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SOI结构的特征在于存在设置在硅衬底上的薄氧化物层和设置在氧化物层上的非常薄的半导体层(称为SOI层)。
[0005]氧化物层位于衬底和SOI层之间。于是氧化物层称为是“掩埋”的，并称为“BOX”(掩埋氧化物)。
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【技术保护点】

【技术特征摘要】
【国外来华专利技术】1.一种绝缘体上半导体多层结构(1)，其包括：
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从结构的背面到正面包括以下层的称为背叠层的叠层：半导体载体衬底(2)，其电阻率介于500Ω.cm至30kΩ.cm之间，第一电绝缘层(3)，第一半导体层(4)，
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至少一个隔离沟道(8)，其延伸穿过背叠层并至少延伸至第一电绝缘层(3)，并且使多层结构的两个相邻区域电隔离，其特征在于，所述多层结构(1)还包括：
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至少一个FD
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SOI第一区域，其包括设置在背叠层上的称为前叠层的叠层，所述前叠层包括：设置在第一半导体层(4)上的第二电绝缘层(5)，设置在第二电绝缘层(5)上的称为活性层的第二半导体层(6)，其中，第一电绝缘层(3)的厚度大于第二电绝缘层(5)的厚度，并且第一半导体层(4)的厚度大于活性层(6)的厚度，所述FD
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SOI第一区域在活性层(6)中还包括至少一个数字组件(9)，
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至少一个RF
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SOI第二区域，其通过隔离沟道(8)与FD
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SOI区域电隔离，所述RF
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SOI第二区域包括与第一电绝缘层(3)垂直的至少一个射频组件(10)。2.根据权利要求1所述的结构(1)，其中，所述背叠层还包括设置在载体衬底(2)和第一电绝缘层(3)之间的电荷俘获层(7)。3.根据权利要求2所述的结构(1)，其中，所述电荷俘获层(7)由多晶硅或多孔硅制成。4.根据权利要求1至3中任一项所述的结构(1)，其中，所述射频组件(10)设置在第一半导体层(4)中。5.根据权利要求1至3中任一项所述的结构(1)，其中，RF
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SOI第二区域包括设置在背叠层上的前叠层，并且其中，射频组件(10)设置在活性层(6)中。6.根据前述权利要求中任一项所述的结构(1)，其中，所述第一半导体层(4)由晶体材料制成。7.根据权利要求1至5中任一项所述的结构(1)，其中，所述第一半导体层(4)由非晶材料制成。8.根据前述权利要求中任一项所述的结构(1)，其中，所述第二半导体层(6)由晶体材料制成。9.根据前述权利要求中任一项所述的结构(1)，其中，所述第一电绝缘层(3)为氧化硅层。10.根据前述权利要求中任一项所述的结构(1)，其中，所述第二电绝缘层(5)为氧化硅层。11.根据前述权利要求中任一项所述的结构(1)，其中，所述第一电绝缘层(3)的厚度介于50nm至1500nm之间。12.根据前述权利要求中任一项所述的结构(1)，其中，所述第二电绝缘层(5)的厚度介于10nm至100nm之间。13.根据前述权利要求中任一项所述的结构(1)，其中，所述第一半导体层(4)的厚度介
于10nm至200nm之间。14.根据前述权利要求中任一项所述的结构(1)，其中，所述活性层(6)的厚度介于3nm至30nm之间。15.一种制造绝缘体上半导体多层结构(1)的工艺，所述工艺包括以...

【专利技术属性】
技术研发人员：Y，
申请(专利权)人：SOITEC公司，
类型：发明
国别省市：