半导体器件及其制造方法技术

本发明专利技术提供了一种半导体器件及其制造方法，所述半导体器件的制造方法包括：提供器件晶圆和承载片，所述器件晶圆包括SOI衬底，所述SOI衬底包括自下向上的下层衬底、绝缘埋层和半导体层；将所述器件晶圆的正面键合于所述承载片上；对所述器件晶圆的背面执行减薄工艺，以至少去除所述下层衬底，所述器件晶圆的正面和背面为相对的面；提供高阻衬底，将所述器件晶圆的背面键合于所述高阻衬底上，所述高阻衬底的电阻率高于所述下层衬底。本发明专利技术能够在降低信号损耗和提高信号的线性度的同时，还能避免成本明显提高。免成本明显提高。免成本明显提高。

【技术实现步骤摘要】
半导体器件及其制造方法


[0001]本专利技术涉及半导体集成电路制造领域，特别涉及一种半导体器件及其制造方法。

技术介绍

[0002]绝缘体上半导体(SOI)衬底与常规的半导体衬底相比有诸多优点，例如：消除了闩锁效应、减小了器件的短沟道效应以及改善了抗辐照能力等，使得其广泛应用于射频、高压以及抗辐照等领域。
[0003]现有的用于制作射频器件的绝缘体上半导体衬底是从供应商处直接购买，如图1a所示，购买的绝缘体上半导体衬底包含下层衬底11、绝缘埋层12和半导体层13，其中，下层衬底中一般会有一些杂质，造成电阻率减小(衬底的提纯成本较高)，但是杂质的浓度难以控制，为了出厂的SOI产品性质稳定，一般会在下层衬底11中掺杂一定浓度的离子，使得下层衬底11的电阻率变低，例如8Ω
·
cm～10Ω
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cm，导致制作的射频器件的射频信号产生的电磁波穿过绝缘埋层12后很容易与下层衬底11感应，产生感应电压或感应电流，从而导致信号损耗以及信号的线性度变差。
[0004]目前，降低信号损耗和提高信号的线性度的方法是购买如图1b所示的绝缘体上半导体衬底，下层衬底11和绝缘埋层12之间增加了多晶硅层14，能够提高绝缘埋层12下方结构的电阻率，使得感应电压或感应电流的强度降低，从而降低信号损耗和提高信号的线性度。但是，图1b所示的绝缘体上半导体衬底的价格远高于图1a所示的绝缘体上半导体衬底，导致成本大大提高。
[0005]因此，如何在降低射频器件的信号损耗和提高信号的线性度的同时避免成本明显提高是目前亟需解决的问题。

技术实现思路

[0006]本专利技术的目的在于提供一种半导体器件及其制造方法，在降低信号损耗和提高信号的线性度的同时，还能避免成本明显提高。
[0007]为实现上述目的，本专利技术提供了一种半导体器件的制造方法，包括：
[0008]提供器件晶圆和承载片，所述器件晶圆包括SOI衬底，所述SOI衬底包括自下向上的下层衬底、绝缘埋层和半导体层；
[0009]将所述器件晶圆的正面键合于所述承载片上；
[0010]对所述器件晶圆的背面执行减薄工艺，以至少去除所述下层衬底，所述器件晶圆的正面和背面为相对的面；以及，
[0011]提供高阻衬底，将所述器件晶圆的背面键合于所述高阻衬底上，所述高阻衬底的电阻率高于所述下层衬底。
[0012]可选地，所述下层衬底的电阻率为8Ω
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cm～10Ω
·
cm。
[0013]可选地，对所述器件晶圆的背面执行减薄工艺，去除所述下层衬底，或者，去除所述下层衬底和至少部分厚度的所述绝缘埋层。
[0014]可选地，所述高阻衬底的材质为半导体材料，所述高阻衬底的电阻率大于或等于100Ω
·
cm。
[0015]可选地，所述高阻衬底的材质为绝缘材料。
[0016]可选地，所述高阻衬底上形成有多晶硅层，所述器件晶圆的背面键合于所述多晶硅层上。
[0017]可选地，所述半导体器件的制造方法还包括：
[0018]执行解键合工艺，以去除所述承载片。
[0019]本专利技术还提供了一种半导体器件，包括：
[0020]具有高电阻率的高阻衬底；
[0021]器件晶圆，键合于所述高阻衬底上，所述器件晶圆包括半导体层，或者，所述器件晶圆包括半导体层和绝缘埋层，所述绝缘埋层相比所述半导体层更靠近所述高阻衬底，所述高阻衬底的电阻率大于或等于100Ω
·
cm。
[0022]可选地，所述高阻衬底的材质为半导体材料或绝缘材料。
[0023]可选地，所述高阻衬底的材质为半导体材料时，所述高阻衬底上形成有多晶硅层，所述多晶硅层位于所述高阻衬底与所述器件晶圆之间。
[0024]可选地，所述半导体器件还包括：承载片，键合于所述器件晶圆上。
[0025]与现有技术相比，本专利技术的技术方案具有以下有益效果：
[0026]1、本专利技术的半导体器件的制造方法，通过将器件晶圆的正面临时键合于承载片上，对所述器件晶圆的背面执行减薄工艺，以至少去除SOI衬底中的下层衬底，且将所述器件晶圆的背面键合于高阻衬底上，使得将所述SOI衬底中的下层衬底替换为电阻率更高的所述高阻衬底，进而使得当制作的半导体器件为射频器件时，射频信号产生的电磁波在所述高阻衬底中产生的感应电压或感应电流的强度降低，从而降低了信号损耗以及提高了信号的线性度，使得直接使用价格更低的包含有下层衬底、绝缘埋层和半导体层的所述SOI衬底即可实现降低信号损耗以及提高信号的线性度的效果，无需使用价格更高的包含有下层衬底、多晶硅层、绝缘埋层和半导体层的所述SOI衬底，避免了成本的明显提高。因此，所述半导体器件的制造方法在降低射频器件的信号损耗和提高信号的线性度的同时，还能避免成本明显提高。
[0027]2、本专利技术的半导体器件，由于器件晶圆键合于具有高电阻率的高阻衬底上，使得当所述半导体器件为射频器件时，射频信号产生的电磁波在所述高阻衬底中产生的感应电压或感应电流的强度降低，从而降低了信号损耗以及提高了信号的线性度。
附图说明
[0028]图1a～图1b是现有绝缘体上半导体衬底的示意图；
[0029]图2是本专利技术一实施例的半导体器件的制造方法的流程图；
[0030]图3a～图3h是图2所示的半导体器件的制造方法中的器件示意图。
[0031]其中，附图1a～图3h的附图标记说明如下：
[0032]11
‑
下层衬底；12
‑
绝缘埋层；13
‑
半导体层；14
‑
多晶硅层；21
‑
下层衬底；22
‑
绝缘埋层；23
‑
半导体层；24
‑
绝缘介质层；241
‑
金属互连结构；25
‑
承载片；26
‑
高阻衬底；27
‑
多晶硅层。
具体实施方式
[0033]为使本专利技术的目的、优点和特征更加清楚，以下结合附图对本专利技术提出的半导体器件及其制造方法作进一步详细说明。需说明的是，附图均采用非常简化的形式且均使用非精准的比例，仅用以方便、明晰地辅助说明本专利技术实施例的目的。
[0034]本专利技术一实施例提供一种半导体器件的制造方法，参阅图2，图2是本专利技术一实施例的半导体器件的制造方法的流程图，所述半导体器件的制造方法包括：
[0035]步骤S1、提供器件晶圆和承载片，所述器件晶圆包括SOI衬底，所述SOI衬底包括自下向上的下层衬底、绝缘埋层和半导体层；
[0036]步骤S2、将所述器件晶圆的正面键合于所述承载片上；
[0037]步骤S3、对所述器件晶圆的背面执行减薄工艺，以至少去除所述下层衬底，所述器件晶圆的正面和背面为相对的面；
[0038]步骤S4、提供高阻衬底，将所述器件晶圆本文档来自技高网...

【技术保护点】

【技术特征摘要】
1.一种半导体器件的制造方法，其特征在于，包括：提供器件晶圆和承载片，所述器件晶圆包括SOI衬底，所述SOI衬底包括自下向上的下层衬底、绝缘埋层和半导体层；将所述器件晶圆的正面键合于所述承载片上；对所述器件晶圆的背面执行减薄工艺，以至少去除所述下层衬底，所述器件晶圆的正面和背面为相对的面；以及，提供高阻衬底，将所述器件晶圆的背面键合于所述高阻衬底上，所述高阻衬底的电阻率高于所述下层衬底。2.如权利要求1所述的半导体器件的制造方法，其特征在于，所述下层衬底的电阻率为8Ω
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cm～10Ω
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cm。3.如权利要求1所述的半导体器件的制造方法，其特征在于，对所述器件晶圆的背面执行减薄工艺，去除所述下层衬底，或者，去除所述下层衬底和至少部分厚度的所述绝缘埋层。4.如权利要求1所述的半导体器件的制造方法，其特征在于，所述高阻衬底的材质为半导体材料，所述高阻衬底的电阻率大于或等于100Ω
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cm。5.如权利要求1所述的半导体器件的制造方法，其特征在于，所述高阻衬...

【专利技术属性】
技术研发人员：李乐，周俊，胡胜，
申请(专利权)人：武汉新芯集成电路制造有限公司，
类型：发明
国别省市：