半导体器件及其制造方法技术

本申请公开了一种半导体器件及其制造方法。该半导体器件包括：衬底；在衬底上形成的鳍片，所述鳍片通过半导体层接于所述衬底；以及跨于所述鳍片上的栅堆叠，其中，所述鳍片和所述半导体层具有不同的材料，且两者相对于彼此具有刻蚀选择性。根据本发明专利技术的实施例，由于鳍片材料与鳍片之下的半导体层材料之间的刻蚀选择性，对于鳍片的构图可以准确地停止于该半导体层，从而可以很好地控制鳍片高度，并因此控制最终形成的器件的沟道宽度。

【技术实现步骤摘要】

本专利技术涉及半导体器件领域，更具体地，涉及一种能够准确控制鳍片高度的。
技术介绍
鳍式场效应晶体管(FinFET)由于对短沟道效应的良好控制而倍受关注。图I中示出了示例FinFET的透视图。如图I所示,该FinFET包括体Si衬底100 ;在体Si衬底100上形成的鳍片101 ;跨于鳍片101上的栅堆叠102，栅堆叠102例如包括栅介质层和栅电极层(未示出)；以及隔离层(如SiO2) 103。在该FinFET中，在栅电极的控制下，在鳍片101中具体地在鳍片101的三个侧面(图中左、右侧面以及顶面)中产生导电沟道。也即，鳍片101位于栅电极之下的部分充当沟道区，源、漏区则分别位于沟道区两侧。·在图I的示例中，FinFET形成于体半导体衬底上，但是FinFET也可以形成于其他形式的衬底如绝缘体上半导体(SOI)衬底上。另外，图I所示的FinFET由于在鳍片101的三个侧面上均能产生沟道，从而也称作3栅FET。例如，通过在鳍片101的顶面与栅堆叠102之间设置隔离层(例如氮化物等)来形成2栅FET，此时鳍片101的顶面没有受到栅电极的控制从而不会产生沟道。以下，将参照附图2 (a)-2(f)来说明FinFET的常规制造流程。如图2 (a)所示，提供体Si半导体层100，并在该体Si半导体层100上依次形成氧化物(氧化硅)层104和氮化物(氮化硅)层105。例如，氧化物层104约为2-5nm厚，氮化物层105约为10-50nm厚。该氧化物层104和氮化物层105在随后用作硬掩膜。另外，在氮化物层105上形成构图的光刻胶106。该构图的光刻胶106位于将要形成鳍片的区域。接下来，如图2(b)所示，对硬掩膜层(包括氮化物层105和氧化物层104)进行构图。具体地，利用构图的光刻胶106作为掩膜，对氮化物层105进行刻蚀如反应离子刻蚀(RIE)。该刻蚀停止于氧化物层104。然后，继续对氧化物层104进行刻蚀如RIE，形成构图后的硬掩膜层104和105。最后去除光刻胶106。接下来，如图2(c)所示，利用构图的硬掩膜层104和105作为掩膜，对半导体层100进行构图如RIE，从而在半导体层100中形成鳍片101。在此，可以通过控制RIE过程中的工艺参数如刻蚀时间等，来控制形成的鳍片101的高度。在形成鳍片之后，如图2(d)和2(e)所示，在半导体层100上在鳍片101两侧形成隔离层。具体地，首先如图2(d)所示，在整个结构上淀积一层氧化物层103，如高密度等离子(HDP)氧化物(例如，SiO2)。该氧化物层103的底部厚，而位于鳍片101侧面上的部分薄。然后，如图2(e)所示，对氧化物层103进行各向同性回蚀，以露出鳍片101的侧面，从而形成隔尚层103。然后，如图2(f)所示，横跨鳍片101，形成栅介质层102-1和栅电极层102_2，它们构成栅堆叠。在此之后，可以同常规工艺中一样，制作源/漏区、金属互连等，完成最终的器件。在以上常规工艺中，可以在对鳍片101的构图过程中通过控制刻蚀工艺参数，来控制鳍片101的高度，并因此控制最终形成的器件的沟道宽度。但是，这种方式只能通过控制工艺参数来间接控制所形成的鳍片高度，而不能直接对鳍片高度进行控制，因而这种控制是不够精确的。因此，需要一种新颖的，其能够准确控制鳍片的高度。
技术实现思路
本专利技术的目的在于提供一种。根据本专利技术的一个方面，提供了一种半导体器件，包括衬底；在衬 底上形成的鳍片，所述鳍片通过半导体层接于所述衬底；以及跨于所述鳍片上的栅堆叠，其中，所述鳍片和所述半导体层具有不同的材料，且两者相对于彼此具有刻蚀选择性。根据本专利技术的另一方面，提供了一种制造半导体器件的方法，包括提供衬底；在所述衬底上依次形成第一半导体层和第二半导体层，其中所述第一半导体层和所述第二半导体层具有不同的材料，且两者相对于彼此具有刻蚀选择性；对第二半导体层进行构图，以形成鳍片；以及横跨鳍片形成栅堆叠。根据本专利技术的实施例，设置两层材料不同从而相对于彼此具有刻蚀选择性的半导体层，其中一层被构图以形成鳍片，而另一层则充当该鳍片构图过程中的刻蚀停止层。这样，最终形成的鳍片的高度对应于所述一层半导体层的厚度。因此，可以精确控制所形成的鳍片的高度，并因此可以精确控制最终形成的器件的沟道宽度。附图说明通过以下参照附图对本专利技术实施例的描述，本专利技术的上述以及其他目的、特征和优点将更为清楚，在附图中图I示出了根据现有技术的FinFET的示意透视图；图2(a)_2(f)示出了根据现有技术的制造FinFET的流程中各阶段得到的结构的示意剖面图；图3示出了根据本专利技术实施例的半导体器件的示意透视图；图4(a)_(j)示出了根据本专利技术实施例的制造半导体器件的流程中各阶段得到的结构的示意剖面5示出了根据本专利技术另一实施例的半导体器件的示意透视图；以及图6(a)_(g)示出了根据本专利技术另一实施例的制造半导体器件的流程中各阶段得到的结构的示意剖面图。具体实施例方式以下，通过附图中示出的具体实施例来描述本专利技术。但是应该理解，这些描述只是示例性的，而并非要限制本专利技术的范围。此外，在以下说明中，省略了对公知结构和技术的描述，以避免不必要地混淆本专利技术的概念。在附图中示出了根据本专利技术实施例的半导体器件的各种结构图及截面图。这些图并非是按比例绘制的，其中为了清楚的目的，放大了某些细节，并且可能省略了某些细节。图中所示出的各种区域、层的形状以及它们之间的相对大小、位置关系仅是示例性的，实际中可能由于制造公差或技术限制而有所偏差，并且本领域技术人员根据实际所需可以另外设计具有不同形状、大小、相对位置的区域/层。图3示出了根据本专利技术一个实施例的半导体器件的示意透视图。如图3所示，该半导体器件包括衬底200 ;在衬底200上形成的鳍片201，该鳍片201通过半导体层200a接于所述衬底200，其中鳍片201的材料不同于半导体层200a的材料，且两者相对于彼此具有刻蚀选择性；以及跨于鳍片201上的栅堆叠202。衬底200例如可以是体半导体衬底，可以包括各种半导体材料如Si、Ge、SiGe或III-V族化合物半导体材料等。或者，衬底200可以是SOI等其他形式的衬底。鳍片201可以通过对半导体材料层进行构图而得到。例如，由于鳍片201的材料和半导体层200a的材料相对于彼此具有刻蚀选择性，因此在对鳍片进行构图过程中，刻蚀可以停止于半导体层200a。例如，在构成鳍片201的半导体层为Si的情况下，半导体层200a可以选择为SiGe。·栅堆叠202可以包括栅介质层如SiO2和栅电极层如多晶硅(图中未示出)。优选地，栅介质层可以包括高K栅介质，如Hf02、HfSiO, HfSiON, HfTaO, HfTiO, HfZrO, A1203、La2O3> ZrO2、LaAlO等，栅电极层可以包括金属栅电极，如Ti、Co、Ni、Al、W等。更为优选地，在栅介质层与栅电极层之间还夹有功函数调节层。功函数调节层例如可以包括TiN、TiAlN、TaN、TaAIN、TaC 等。在该半导体器件中，半导体层200a的宽度与鳍片201的宽度大致相同。在此，“相同”意味着两者的宽度在半导体制造领域可以接受的误差范围内相同。在衬底200上半导体层200a的两侧，形成有本文档来自技高网...

【技术保护点】
一种半导体器件，包括：衬底；在衬底上形成的鳍片，所述鳍片通过半导体层接于所述衬底；以及跨于所述鳍片上的栅堆叠，其中，所述鳍片和所述半导体层具有不同的材料，且两者相对于彼此具有刻蚀选择性。

【技术特征摘要】

【专利技术属性】
技术研发人员：朱慧珑，尹海洲，骆志炯，
申请(专利权)人：中国科学院微电子研究所，
类型：发明
国别省市：