半导体器件结构及其制作方法技术

本发明专利技术公开了一种半导体器件结构及其制作方法。制作方法包括：提供半导体衬底，半导体衬底上形成有覆盖层，覆盖层具有暴露半导体衬底的开口图案；以覆盖层为掩膜对半导体衬底进行刻蚀，以形成开口；在开口的内侧壁上形成侧墙对；在开口内形成硅填充层，且硅填充层的上表面高于半导体衬底的上表面；在硅填充层上形成牺牲层，牺牲层的底部与侧墙对的顶部之间的距离为预定距离；去除覆盖层；以及在硅填充层的两侧形成硅材料层，且去除牺牲层，其中，硅材料层的上表面与硅填充层的上表面齐平。本发明专利技术通过在待形成的源极和漏极之间插入侧墙，来降低源极和漏极穿通的可能性，进而降低亚阈值漏电流。

【技术实现步骤摘要】

本专利技术涉及半导体制造工艺，特别涉及一种。
技术介绍
随着半导体芯片集成度的不断提高，芯片上的半导体器件的几何尺寸不断缩小，导致金属氧化物半导体场效应管(Metal Oxide Semicondu ctor Field EffectTransistor,MOSFET)内的源极和漏极之间的间距缩短。对于MOSFET的理想电流-电压特性，当测试电压(Vg)小于阈值电压(Vt)时，漏电流(Id)为O。而实际情况是，当测试电压小于阈值电压时，沟道表面处于弱反型状态(与开启时的强反型有区别)，此时漏电流很小，但不为O,此电流称为亚阈值漏电流(Sub-threshold Leakage)。以N型MOSFET为例，图IA为NM0SFET中源极与漏极良好绝缘的亚阈值电流形成的示意图。如图IA所示，当栅极110上施加的测试电压小于阈值电压时，会有少量电子从源极120A穿过栅极110下方的沟道区域以及沟道区域与源极120A和漏极120B之间的耗尽区130进入漏极120B，进而产生了亚阈值漏电流。然而，随着半导体器件尺寸的不断缩小，源极120A与漏极120B不断靠近，导致沟道区域逐渐变窄。图IB为NM0SFET中源极与漏极穿通的亚阈值电流形成的示意图。如图IB所示，由于源极120A与漏极120B之间的间距非常小，导致两侧的耗尽区130连通，这样即使栅极110上施加的测试电压小于阈值电压，仍然会有大量的电子从源极120A穿过沟道区域以及沟道区域与源极120A和漏极120B之间的耗尽区130进入漏极120B，进而导致亚阈值漏电显著增大。当上述穿通现象发生时，MOSFET即使处于“OFF”状态，也无法实现关断。因此，需要一种，以解决现有技术存在的问题。
技术实现思路
在
技术实现思路
部分中引入了一系列简化形式的概念，这将在具体实施方式部分中进一步详细说明。本专利技术的
技术实现思路
部分并不意味着要试图限定出所要求保护的技术方案的关键特征和必要技术特征，更不意味着试图确定所要求保护的技术方案的保护范围。为了解决现有技术中存在的问题，本专利技术提供一种半导体器件结构的制作方法，包括a)提供半导体衬底，所述半导体衬底上形成有覆盖层，所述覆盖层具有暴露所述半导体衬底的开口图案；b)以所述覆盖层为掩膜对所述半导体衬底进行刻蚀，以形成开口 ；c)在所述开口的内侧壁上形成侧墙对；d)在所述开口内形成硅填充层，且所述硅填充层的上表面高于所述半导体衬底的上表面；e)在所述硅填充层上形成牺牲层，所述牺牲层的底部与所述侧墙对的顶部之间的距离为预定距离；f)去除所述覆盖层；以及g)在所述硅填充层的两侧形成硅材料层，且去除所述牺牲层，其中，所述硅材料层的上表面与所述硅填充层的上表面齐平。优选地，所述覆盖层的形成方法，包括在所述半导体衬底上依次形成第一氧化物层和第一氮化物层；以及对所述第一氧化物层和所述第一氮化物层进行刻蚀，以形成具有所述开口图案的所述覆盖层。优选地，所述侧墙对的形成方法，包括采用热氧化法在所述开口的底部和内侧壁上形成热氧化层；以及去除位于所述开口的底部的热氧化层，以形成所述侧墙对。优选地，所述牺牲层的材料为氧化物。优选地，所述牺牲层是采用热氧化法形成的。优选地，所述侧墙对的材料为氧化物或氮化物。 优选地，去除所述覆盖层的方法，包括对所述第一氮化物层进行刻蚀；对所述第一氧化层进行刻蚀。优选地，所述硅填充层和/或所述硅材料层是采用外延生长法形成的。优选地，所述侧墙对的高度为50-5000埃。优选地，所述预定距离为50-2000埃。优选地，所述方法在所述g)步骤之后还包括h)在所述g)步骤所获得的器件上形成栅极，所述栅极位于所述侧墙对的正上方，且所述栅极的宽度大于或等于所述侧墙对之间的最大距离。优选地，所述方法在所述h)步骤之后还包括i )在所述栅极两侧的所述半导体衬底中形成源极和漏极，其中，所述侧墙对位于所述源极和所述漏极之间。本专利技术还提供一种半导体器件结构，包括半导体衬底；在所述半导体衬底上形成的栅极，以及位于所述栅极两侧的所述半导体衬底中的源极和漏极；侧墙，所述侧墙位于所述半导体衬底中的所述源极和所述漏极之间。优选地，所述侧墙的材料为氧化物或氮化物。优选地，所述侧墙为分别临近所述源极和所述漏极的侧墙对。优选地，所述侧墙的高度为50-5000埃。优选地，所述侧墙与半导体衬底表面之间的距离为50-2000埃。本专利技术通过在待形成的源极和漏极之间插入侧墙，来降低源极和漏极穿通的可能性，进而降低亚阈值漏电流。此外，在源极和漏极之间插入侧墙还可以有效地改善短沟道效应，进而提高半导体器件的性能。附图说明本专利技术的下列附图在此作为本专利技术的一部分用于理解本专利技术。附图中示出了本专利技术的实施例及其描述，用来解释本专利技术的原理。在附图中， 图IA为NM0SFET中源极与漏极良好绝缘的亚阈值电流形成的示意 图IB为NM0SFET中源极与漏极穿通的亚阈值电流形成的示意 图2是根据本专利技术一个实施方式制作半导体器件结构的工艺流程 图3A-3L为根据本专利技术的实施方式制作半导体器件的工艺流程中各步骤所获得的器件的剖视图。具体实施例方式接下来，将结合附图更加完整地描述本专利技术，附图中示出了本专利技术的实施例。但是，本专利技术能够以不同形式实施，而不应当解释为局限于这里提出的实施例。相反地，提供这些实施例将使公开彻底和完全，并且将本专利技术的范围完全地传递给本领域技术人员。在附图中，为了清楚，层和区的尺寸以及相对尺寸可能被夸大。自始至终相同附图标记表示相同的元件。应当明白，当元件或层被称为“在...上”、“与...相邻”、“连接到”或“耦合到”其它元件或层时，其可以直接地在其它元件或层上、与之相邻、连接或耦合到其它元件或层，或者可以存在居间的元件或层。相反，当元件被称为“直接在...上”、“与...直接相邻”、“直接连接到”或“直接耦合到”其它元件或层时，则不存在居间的元件或层。图2是根据本专利技术一个实施方式制作半导体器件结构的工艺流程图，图3A-3L为根据本专利技术的实施方式制作半导体器件的工艺流程中各步骤所获得的器件的剖视图。下面将结合图2和图3A-3I来详细说明本专利技术的方法。·首先，执行步骤201，提供半导体衬底，所述半导体衬底上形成有覆盖层，所述覆盖层具有暴露所述半导体衬底的开口图案。如图3A所示，提供半导体衬底300。半导体衬底300可以是以下所提到的材料中的至少一种硅、绝缘体上硅(SOI)、绝缘体上层叠硅(SS0I)、绝缘体上层叠锗化硅(S-SiGeOI )、绝缘体上锗化硅(SiGeOI)以及绝缘体上锗(GeOI)等。半导体衬底300上可以被定义有源区。此外，在半导体衬底300中可以形成有隔离结构(未示出)，所述隔离结构为浅沟槽隔离(STI)结构或者局部氧化硅(LOCOS)隔离结构等。为了简化，此处仅以一空白来表示半导体衬底300。半导体衬底300上形成有覆盖层30，覆盖层30具有暴露半导体衬底300的开口图案303。覆盖层30可以是由本领域常用的任意材料制成的，且覆盖层30可以是单层结构，也可以为多层结构，只要其可以覆盖在半导体衬底300上，且在后续工艺中可以独立地其去除即可。根据本专利技术一个实施方式，覆盖层30的形成方法，包括1)在半导体衬底300上依次形成第一氧化物层301和第一氮化物层3本文档来自技高网...

【技术保护点】
一种半导体器件结构的制作方法，其特征在于，包括：a）提供半导体衬底，所述半导体衬底上形成有覆盖层，所述覆盖层具有暴露所述半导体衬底的开口图案；b）以所述覆盖层为掩膜对所述半导体衬底进行刻蚀，以形成开口；?c）在所述开口的内侧壁上形成侧墙对；d）在所述开口内形成硅填充层，且所述硅填充层的上表面高于所述半导体衬底的上表面；e）在所述硅填充层上形成牺牲层，所述牺牲层的底部与所述侧墙对的顶部之间的距离为预定距离；?f）去除所述覆盖层；以及g）在所述硅填充层的两侧形成硅材料层，且去除所述牺牲层，其中，所述硅材料层的上表面与所述硅填充层的上表面齐平。

【技术特征摘要】

【专利技术属性】
技术研发人员：刘金华，
申请(专利权)人：中芯国际集成电路制造上海有限公司，
类型：发明
国别省市：