半导体器件及其制作方法技术

本发明专利技术公开了一种半导体器件及其制作方法。所述制作方法包括：a）提供半导体衬底，所述半导体衬底上形成有栅极，在所述栅极的两侧形成有间隙壁；b）对所述半导体衬底执行凹槽工艺，以在所述栅极两侧的所述半导体衬底的暴露区域形成凹槽；c）执行源/漏极掺杂工艺，以在所述栅极两侧的所述半导体衬底中形成源极和漏极；以及d）执行SPT工艺。综上所述，本发明专利技术通过在栅极两侧的暴露区域形成凹槽，一方面可以使得随后形成的应力衬里更靠近沟道区域，以提高应力迁移效果，进而有效地改善沟道内载流子迁移率；另一方面可以使得应力衬里对栅极的形变具有良好的抑制作用。

【技术实现步骤摘要】

本专利技术涉及半导体制造工艺，尤其涉及一种半导体器件的制作方法。
技术介绍
随着半导体技术发展到65nm技术节点甚至更小，在CMOS工艺中开始使用应力技术来提高半导体器件的性能。目前，前沿的CMOS技术通常利用应力临近技术(StressProximity Technology, SPT)来提高应力从应力衬里(Stress Liner)向沟道区域的迁移能力。在传统的SPT工艺中，通常是在源极和漏极离子注入之后去除间隙壁层，并沉积应力衬里以使其更靠近沟道区域，以提高沟道区域内的载流子迁移率，从而改善MOS器件 的电学性能。图1A-1D为现有技术中的采用SPT工艺制作半导体器件过程中各步骤的示意图。如图IA所示，提供半导体衬底100。半导体衬底100上形成有栅极110，其中，栅极110分别包括栅氧化物层和栅极材料层。在栅极110两侧形成有偏移间隙壁(Offsetspacer) 120,相应地,在栅极110两侧的半导体衬底100中分别形成有第一浅掺杂区140Α和第二浅掺杂区140Β。此外，偏移间隙壁120的外侧还形成有主间隙壁(main spacer)130,相应地，在栅极110两侧的半导体衬底100中分别形成有源极150A和漏极150B。如图IB所示，将主间隙壁130去除。如图IC所示，在图IB所示的器件上形成应力衬里160。如图ID所示，执行退火工艺以使应力迁移至沟道区域，并去除应力衬里160。在上述SPT工艺中，由于应力衬里160均形成在沟道区域的上方，且与沟道区域的距离较远，因此会影响应力从应力衬里160至沟道区域的迁移效果，进而不能有效地改善沟道内载流子迁移率。因此，需要一种半导体器件的制作方法，以解决现有技术中存在的问题。
技术实现思路
在
技术实现思路
部分中引入了一系列简化形式的概念，这将在具体实施方式部分中进一步详细说明。本专利技术的
技术实现思路
部分并不意味着要试图限定出所要求保护的技术方案的关键特征和必要技术特征，更不意味着试图确定所要求保护的技术方案的保护范围。为了解决现有技术中存在的问题，本专利技术提出了一种半导体器件的制作方法，包括a)提供半导体衬底，所述半导体衬底上形成有栅极，在所述栅极的两侧形成有间隙壁；b)对所述半导体衬底执行凹槽工艺，以在所述栅极两侧的所述半导体衬底的暴露区域形成凹槽；c)执行源/漏极掺杂工艺，以在所述栅极两侧的所述半导体衬底中形成源极和漏极；以及d)执行SPT工艺。优选地，所述a)步骤中提供的所述半导体衬底中还形成有第一浅掺杂区和第二浅掺杂区，所述第一浅掺杂区和所述第二浅掺杂区位于所述栅极的两侧。优选地，所述间隙壁包括偏移间隙壁与位于所述偏移间隙壁外侧的主间隙壁，所述a)步骤包括提供所述半导体衬底；在所述半导体衬底上形成所述栅极；在所述栅极两侧形成偏移间隙壁；执行浅掺杂工艺，以在所述栅极两侧的所述半导体衬底中形成所述第一浅掺杂区和所述第二浅掺杂区；以及在所述偏移间隙壁的外侧形成主间隙壁。优选地，所述SPT工艺包括去除所述主间隙壁；形成覆盖所述栅极、所述偏移间隙壁和所述凹槽的应力衬里；执行退火工艺；和去除所述应力衬里。优选地，所述凹槽工艺包括至少一个循环步骤，所述循环步骤包括氧化所述栅极两侧的所述暴露区域，以在所述暴露区域的表面形成氧化物；去除所述氧化物，以在所述暴露区域形成凹槽。优选地，所述氧化物是采用氧气或臭氧的等离子体对所述暴露区域进行氧化来形成的。·优选地，所述氧气或所述臭氧的流速为5000-20000sccm。优选地，所述等离子体的功率为100-1500W。优选地，采用氧气或臭氧的等离子体对所述暴露区域进行氧化的反应温度为200-550oC。优选地，去除所述氧化物的方法为湿法刻蚀。优选地，所述氧化物的厚度为5-80埃。优选地，根据器件性能的需要，多次执行所述循环步骤，以得到所需的凹槽深度。优选地，上述步骤b)是在所述步骤c)之后执行的。优选地，所述SPT工艺包括去除所述间隙壁；形成覆盖所述栅极和所述凹槽的应力衬里；执行退火工艺；和去除所述应力衬里。优选地，所述凹槽的深度为5-200埃。本专利技术还提供一种半导体器件，包括半导体衬底；形成在所述半导体衬底上的栅极；形成在所述栅极两侧的所述半导体衬底的暴露区域的凹槽；以及形成在所述栅极两侧的所述半导体衬底中的源极和漏极。优选地，所述凹槽的深度为5-200埃。综上所述，本专利技术通过在栅极两侧的暴露区域形成凹槽，一方面可以使得随后形成的应力衬里更靠近沟道区域，以提高应力迁移效果，进而有效地改善沟道内载流子迁移率；另一方面可以使得应力衬里对栅极的形变具有良好的抑制作用。附图说明本专利技术的下列附图在此作为本专利技术的一部分用于理解本专利技术。附图中示出了本专利技术的实施例及其描述，用来解释本专利技术的原理。在附图中， 图1A-1D为现有技术中的采用SPT工艺制作半导体器件过程中各步骤的示意 图2为根据本专利技术一个实施方式的采用SPT工艺制作半导体器件的流程图；以及图3A-3F为根据本专利技术一个实施方式的采用SPT工艺制作半导体器件的工艺流程中各步骤所获得的器件的剖视图。具体实施方式接下来，将结合附图更加完整地描述本专利技术，附图中示出了本专利技术的实施例。但是，本专利技术能够以不同形式实施，而不应当解释为局限于这里提出的实施例。相反地，提供这些实施例将使公开彻底和完全，并且将本专利技术的范围完全地传递给本领域技术人员。在附图中，为了清楚，层和区的尺寸以及相对尺寸可能被夸大。自始至终相同附图标记表示相同的元件。应当明白，当元件或层被称为“在...上”、“与...相邻”、“连接到”或“耦合到”其它元件或层时，其可以直接地在其它元件或层上、与之相邻、连接或耦合到其它元件或层，或者可以存在居间的元件或层。相反，当元件被称为“直接在...上”、“与...直接相邻”、“直接连接到”或“直接耦合到”其它元件或层时，则不存在居间的元件或层。图2为根据本专利技术一个实施方式的采用SPT工艺制作半导体器件的流程图，图3A-3F为根据本专利技术一个实施方式的采用SPT工艺制作半导体器件的工艺流程中各步骤所获得的器件的剖视图。下面将结合图2和图3A-3F来详细说明本专利技术的方法。·首先，执行步骤201，提供半导体衬底，该半导体衬底上形成有栅极，在栅极的两侧形成有间隙壁，间隙壁包括偏移间隙壁与位于偏移间隙壁外侧的主间隙壁。如图3A所示，提供半导体衬底300，半导体衬底300可以是以下所提到的材料中的至少一种硅、绝缘体上硅(SOI)、绝缘体上层叠硅(SS0I)、绝缘体上层叠锗化硅(S-SiGeOI )、绝缘体上锗化硅(SiGeOI)以及绝缘体上锗(GeOI)等。半导体衬底300上形成有栅极310，栅极310可以分别包括栅氧化物层(未示出)和栅极材料层(未示出)。在栅极的两侧形成有间隙壁。进一步，在半导体衬底301中还可以形成有隔离结构(未示出)，所述隔离结构可以为浅沟槽隔离(STI)结构或者局部氧化硅(LOCOS)隔离结构等。此外，为了降低源极和漏极之间的短沟道效应，避免产生沟道漏电流，在半导体衬底300中还形成有第一浅掺杂区340A和第二浅掺杂区340B，第一浅掺杂区340A和第二浅掺杂区340B位于栅极310的两侧。作为示例，间隙壁包括偏移间隙壁320与位于偏移间隙壁320外侧的主间隙壁330，本本文档来自技高网...

【技术保护点】
一种半导体器件的制作方法，包括：a）提供半导体衬底，所述半导体衬底上形成有栅极，在所述栅极的两侧形成有间隙壁；b）对所述半导体衬底执行凹槽工艺，以在所述栅极两侧的所述半导体衬底的暴露区域形成凹槽；c）执行源/漏极掺杂工艺，以在所述栅极两侧的所述半导体衬底中形成源极和漏极；以及d）执行SPT工艺。

【技术特征摘要】

【专利技术属性】
技术研发人员：张彬，邓浩，
申请(专利权)人：中芯国际集成电路制造上海有限公司，
类型：发明
国别省市：