半导体器件及其制作方法技术

本发明专利技术公开了一种半导体器件及其制作方法。所述制作方法包括：a）提供半导体衬底，所述半导体衬底上形成有栅极，在所述栅极的两侧形成有间隙壁；b）对所述半导体衬底执行凹槽工艺，以在所述栅极两侧的所述半导体衬底的暴露区域形成凹槽；c）执行源/漏极掺杂工艺，以在所述栅极两侧的所述半导体衬底中形成源极和漏极；以及d）执行SPT工艺。综上所述，本发明专利技术通过在栅极两侧的暴露区域形成凹槽，一方面可以使得随后形成的应力衬里更靠近沟道区域，以提高应力迁移效果，进而有效地改善沟道内载流子迁移率；另一方面可以使得应力衬里对栅极的形变具有良好的抑制作用。

【技术实现步骤摘要】

本专利技术涉及半导体制造工艺，尤其涉及一种半导体器件的制作方法。
技术介绍
随着半导体技术发展到65nm技术节点甚至更小，在CMOS工艺中开始使用应力技术来提高半导体器件的性能。目前，前沿的CMOS技术通常利用应力临近技术(StressProximity Technology, SPT)来提高应力从应力衬里(Stress Liner)向沟道区域的迁移能力。在传统的SPT工艺中，通常是在源极和漏极离子注入之后去除间隙壁层，并沉积应力衬里以使其更靠近沟道区域，以提高沟道区域内的载流子迁移率，从而改善MOS器件 的电学性能。图1A-1D为现有技术中的采用SPT工艺制作半导体器件过程中各步骤的示意图。如图IA所示，提供半导体衬底100。半导体衬底100上形成有栅极110，其中，栅极110分别包括栅氧化物层和栅极材料层。在栅极110两侧形成有偏移间隙壁(Offsetspacer) 120,相应地,在栅极110两侧的半导体衬底100中分别形成有第一浅掺杂区140Α和第二浅掺杂区140Β。此外，偏移间隙壁120的外侧还形成有主间隙壁(main spacer)130,相应地，在栅极110两侧的半导本文档来自技高网...

【技术保护点】
一种半导体器件的制作方法，包括：a）提供半导体衬底，所述半导体衬底上形成有栅极，在所述栅极的两侧形成有间隙壁；b）对所述半导体衬底执行凹槽工艺，以在所述栅极两侧的所述半导体衬底的暴露区域形成凹槽；c）执行源/漏极掺杂工艺，以在所述栅极两侧的所述半导体衬底中形成源极和漏极；以及d）执行SPT工艺。

【技术特征摘要】

【专利技术属性】
技术研发人员：张彬，邓浩，
申请(专利权)人：中芯国际集成电路制造上海有限公司，
类型：发明
国别省市：