具有源极沟槽的沟槽式功率半导体元件的制造方法技术

一种具有源极沟槽的沟槽式功率半导体元件的制造方法，首先，形成至少二个栅极沟槽于基材内；然后，依序形成介电层与多晶硅结构于栅极沟槽内；随后，形成至少一个源极沟槽于相邻二个栅极沟槽之间；接下来，依序形成介电层与第二多晶硅结构于源极沟槽内，并且第二多晶硅结构位于源极沟槽的下部分；接下来，去除部分第二介电层以裸露源极区与本体区；最后，于源极沟槽内填入一导电结构，以电性连接第二多晶硅结构、本体区与源极区。本发明专利技术提供的具有源极沟槽的沟槽式功率半导体元件的制造方法，可以有效缩减相邻栅极沟槽间的距离，以达到降低导通电阻的目的。

【技术实现步骤摘要】

本专利技术涉及一种沟槽式功率半导体元件的制作方法，特别涉及一种具有源极沟槽的沟槽式功率半导体元件的制作方法。
技术介绍
导通电阻(Rds (on))的表现是评价沟槽式功率半导体元件的一个重要参数。导通电阻的改善有助于减少电路操作的导通损失(conductive loss)。不过,对于沟槽式功率半导体元件来说，导通电阻会同时受到沟槽式功率半导体元件的耐受电压(即崩溃电压(breakdown voltage))的限制。亦即，若是通过增加磊晶层的厚度与阻值来提高沟槽式功 率半导体元件的耐受电压，同时会造成导通电阻的上升而增加导通损失。为了改善此问题，如图I所示，公开号6710403的美国专利，揭示在其栅极沟槽的两侧分别制作一填有多晶硅材料的源极沟槽的技术，以降低沟槽式功率半导体元件的导通电阻。不过，此技术需要至少三道微影步骤，分别定义栅极沟槽12、源极沟槽14与源极掺杂区16。由于这些微影步骤并非采用自对准技术，因而容易导致对准误差的产生，进而影响所设定的崩溃电压。此外，在此沟槽式功率半导体元件的源极沟槽14的两侧，还需要保留足够范围的重掺杂区18，以降低本体与金属层的接触电阻。这些重掺本文档来自技高网...

【技术保护点】
一种具有源极沟槽的沟槽式功率半导体元件的制造方法，其特征在于，至少包括下列步骤：提供一基材；形成至少二个栅极沟槽于该基材内；形成一第一介电层覆盖所述栅极沟槽的内侧表面；形成一第一多晶硅结构于该栅极沟槽内；形成至少一个源极沟槽于相邻的该二个栅极沟槽之间；形成一第二介电层覆盖该源极沟槽的内侧表面；形成一第二多晶硅结构于该源极沟槽的下部分；形成一本体区于所述栅极沟槽间，该源极沟槽的深度大于该本体区的深度；形成一源极区于该本体区的上部分；去除部分该第二介电层以裸露该源极区与该本体区；以及于该源极沟槽内填入一导电结构，以电性连接该本体区与该源极区。

【技术特征摘要】

【专利技术属性】
技术研发人员：叶俊莹，许修文，
申请(专利权)人：科轩微电子股份有限公司，
类型：发明
国别省市：