集成肖特基二极管的MOS器件的制造方法技术

本发明专利技术公开了一种集成肖特基二极管的MOS器件的制造方法，包括提供第一导电类型的半导体衬底；在衬底上形成第一导电类型外延层；在外延层进行第二导电类型的掺杂剂的离子注入和扩散以形成多个第二导电类型的体区，且体区之间形成有预定间隔区域；在每一体区形成多个槽栅，第二导电类型的接触区以及第一导电类型的源区；沉积并刻蚀层间介质层，使层间介质层覆盖槽栅及部分源区以形成接触孔；以及在接触孔上方沉积金属层，金属层与预定间隔区域的外延层形成肖特基二极管。本发明专利技术无需硅刻蚀直接在衬底表面形成肖特基二极管，可降低工艺复杂度。

【技术实现步骤摘要】

本专利技术涉及半导体集成电路领域，特别涉及一种集成肖特基二极管的MOS器件的制造方法。
技术介绍
随着半导体工艺和器件技术的发展，采用沟槽型的MOSFET器件(UM0SFET)击穿电压可以轻易的达到上百伏，远超过常规MOSFET器件。同时，由于MOSFET器件本身具有的电压控制以及相对双极器件快的多快关速度，使得功率MOSFET器件在工作电压200V以下的高速开关电源管理应用领域中得到广泛应用。例如，在DC/DC电路通常采用由上下串联的两个功率MOSFET，这两个功率MOSFET器件分别由两个栅极控制信号来控制它们的开启和关断，从而实现对负载传输功率。在DC/DC电路中，为了避免直通电流烧毁器件或电路， 在两个功率MOSFET器件轮流工作的开关切换过程中，开关切换的瞬间必须有一个“死区”， 在该“死区”时间(dead time)内两个功率MOSFET器件都必须处于关断状态。在这期间， 由于感性负载中电流需要续流，因此电流会从下管MOSFET漏极和沟道的寄生二极管(body diode)流过。由于该寄生二极管的正向导通压降很大，所以在死区时间内由寄生二极管产生的功耗也较大。现有技术中，通常采用在该MOSFET器件外部反向并联一个肖特基二极管，通过该肖特基二极管低导通压降的特性来降低死区时间的损耗。此外，这种集成肖特基二极管的结构还可以在器件关断的时候快速将载流子抽取出来，起到类似IGBT中快恢复二极管的功能，从而可以提高器件的开关速度。在美国专利号No. 7，816，732揭示了一种将沟槽MOSFET和肖特基二极管集成到同一颗芯片的方法，通过在器件表面淀积一层氧化物，干法氧化物刻蚀和干法硅刻蚀来形成阳极接触孔、栅极接触孔及源_体接触沟槽，再在阳极接触孔、栅极接触孔及源_体接触沟槽中淀积势垒层、金属钨并化学机械抛光最终形成沟槽式源_体接触区、平面式阳极接触区和平面式栅接触区，该方法无疑增加了工艺复杂度。
技术实现思路
本专利技术的主要目的在于克服现有技术的缺陷，提供一种集成肖特基二极管的MOS 器件的制造方法，通过该方法无需进行氧化物的淀积和刻蚀即可直接在衬底上表面定义出形成肖特基接触的区域，降低了工艺复杂度并提高了工艺兼容性。为达成上述目的，本专利技术提供一种集成肖特基二极管的MOS器件的制造方法，包括如下步骤提供第一导电类型的半导体衬底；在所述半导体衬底上形成第一导电类型的外延层，所述外延层的多数载流子浓度低于所述半导体衬底的多数载流子浓度；在所述第一导电类型的外延层进行第二导电类型的掺杂剂的离子注入和扩散以形成多个第二导电类型的体区，且所述体区之间形成由预定间隔区域，其中所述第二导电类型与所述第一导电类型相反；在每一所述第二导电类型的体区形成多个槽栅，第二导电类型的接触区以及第一导电类型的源区；沉积并刻蚀层间介质层，使所述层间介质层覆盖所述槽栅及部分所述第一导电类型的源区以形成接触孔；以及在所述接触孔上方沉积金属层，所述金属层与所述预定间隔区域的所述第一导电类型的外延层形成肖特基二极管。可选的，在每一所述第二导电类型的体区形成多个槽栅，第二导电类型的接触区以及第一导电类型的源区的步骤包括在所述第二导电类型的体区上表面进行第二导电类型的掺杂剂的离子注入以形成所述第二导电类型的接触区，所述 接触区的多数载流子浓度高于所述体区的多数载流子浓度；以及在所述第二导电类型的体区上表面进行第一导电类型的掺杂剂的离子注入以形成所述第一导电类型的源区同时保留部分所述第二导电类型的接触区，所述源区的多数载流子浓度高于所述第一导电类型外延层的多数载流子浓度。可选的，在每一所述第二导电类型的体区形成多个槽栅，第二导电类型的接触区以及第一导电类型的源区的步骤包括提供沟槽掩膜版并刻蚀出所述多个沟槽；在所述沟槽内生长栅极氧化层；在所述沟槽内淀积多晶硅层；以及刻蚀所述栅极氧化层及多晶硅层以形成所述槽栅。可选的，所述槽栅的深度大于所述第二导电类型的体区的结深。可选的，利用掩膜版定义所述第二导电类型的体区与所述第一导电类型的源区的图形，且定义所述体区的掩膜版与定义所述源区的掩膜版相同。可选的，所述第一导电类型的源区的离子注入量大于所述第二导电类型的接触区的尚子注入量。可选的，所述第一导电类型的源区包括第一源区和第二源区，相邻所述槽栅间的多个所述第一源区通过所述第二源区相连。可选的，所述层间介质层覆盖所述槽栅及部分所述第一源区。可选的，所述制造方法还包括在衬底上形成漏极金属层。可选的，所述槽栅数为2。可选的，所述第一导电类型为N型，所述第二导电类型为P型。本专利技术的优点在于无需进行硅刻蚀或氧化物刻蚀即可在半导体衬底上表面直接定义出形成肖特基二极管的区域，在降低工艺复杂度的同时还可与常规的平面工艺完全兼容。此外，由于肖特基二极管形成于沟槽型MOS晶体管之间，不仅使得半导体器件具有紧凑的器件结构，提高了管芯面积的利用率，也使得器件设计更为灵活。附图说明图I至图5所示为本专利技术的集成肖特基二极管的MOS器件的制造方法的剖视图。图6所示为本专利技术的集成肖特基二极管的MOS器件的俯视剖面图。具体实施方式为使本专利技术的内容更加清楚易懂，以下结合说明书附图，对本专利技术的内容作进一步说明。当然本专利技术并不局限于该具体实施例，本领域内的技术人员所熟知的一般替换也涵盖在本专利技术的保护范围内。图I至图5所示为根据本专利技术一示范实施例的集成肖特基二极管的MOS器件的制造方法。在下面对该实施例的描述中，省略对公知的步骤、工艺、材料、掺杂剂等的描述。而且，本领域技术人员可以理解，下面描述的步骤能以不同的顺序实施，而不局限于下面阐述的示例。本领域技术人员还应理解，以下用“+”和来描述掺杂区的相对浓度，但这并不限制掺杂区的浓度范围，也不对掺杂区进行其他方面的限制。例如，下面描述为N+/P+或N-/P-的掺杂区也可以成为N/P型掺杂区。首先，请参考图1，在N+衬底100上形成N-外延层101，该外延层101的厚度约为3 10um。N+衬底100的电阻率可为O. Ol I欧姆厘米,N-外延层101的电阻率可为O.I 10欧姆厘米。然后在N-外延层101上利用体区掩膜版光刻出需要掺杂的图形，进行P型掺杂剂的离子注入工艺，并进行选择性扩散工艺以形成多个P型体区(P well) 103，使得各P型体区103之间以适当的距离相隔而形成间隔区域106，N-外延层101在这些间隔区域106外露。相较于现有技术，本专利技术利用掺杂剂的离子注入工艺和扩散来定义出间隔区域106，使得N-外延层101在该间隔区域106暴露用来与金属形成金半接触。接着，请参考图2，通过沟槽掩膜版在P型体区103上刻蚀出多个沟槽，将每一个P型体区103分成多个部分。上述刻蚀方法例如是干法硅刻蚀，本专利技术并不限于此。随后， 在沟槽中形成槽栅102，其形成方法例如在沟槽内表面淀积栅极氧化物形成栅极氧化层，并在栅极氧化层上淀积掺杂的多晶硅层，随后进行等离子刻蚀或化学机械抛光等去除沟槽之外的栅极氧化层和多晶硅层。进一步的，槽栅102的深度大于P型体区103的结深，优选为I 9um之间。接着，请参考图3，进行P+型掺杂剂的离子注入和扩散，在P型体区103上表面形成P+接触区104，P+接触区104的结深小于P型体区103。此外，P+接触区10本文档来自技高网...

【技术保护点】
一种集成肖特基二极管的MOS器件的制造方法，其特征在于，包括以下步骤：提供第一导电类型的半导体衬底；在所述半导体衬底上形成第一导电类型的外延层，所述外延层的多数载流子浓度低于所述半导体衬底的多数载流子浓度；在所述第一导电类型的外延层进行第二导电类型的掺杂剂的离子注入和扩散以形成多个第二导电类型的体区，且所述体区之间形成有预定间隔区域，其中所述第二导电类型与所述第一导电类型相反；在每一所述第二导电类型的体区形成多个槽栅，第二导电类型的接触区以及第一导电类型的源区；沉积并刻蚀层间介质层，使所述层间介质层覆盖所述槽栅及部分所述第一导电类型的源区以形成接触孔；以及在所述接触孔上方沉积金属层，所述金属层与所述预定间隔区域的所述第一导电类型的外延层形成肖特基二极管。

【技术特征摘要】

【专利技术属性】
技术研发人员：周伟，全冯溪，
申请(专利权)人：上海集成电路研发中心有限公司，
类型：发明
国别省市：